ハードウェア エミュレーション フローでは、C、C++、または OpenCL カーネル コードから合成された FPGA バイナリの RTL 記述が機能的に正しいかどうかをチェックできます。
各カーネルはハードウェア モデル (RTL) にコンパイルされます。ハードウェア エミュレーション中は、カーネルが Vivado ロジック シミュレータで実行され、波形ビューアーでカーネル デザインを確認できます。また、ハードウェア エミュレーションでは、ハードウェア インプリメンテーションのパフォーマンスおよびリソースの見積もりも示されます。
コンパイルおよび実行時間ソフトウェア エミュレーションよりも長くなりますが、詳細でサイクル精度のカーネル アクティビティが表示されます。ザイリンクスでは、ハードウェア エミュレーションの実行時間を妥当なものに抑えるため、小さなデータ セットを使用することをお勧めします。
重要: ハードウェア エミュレーションで使用される DDR メモリ モデルおよびメモリ インターフェイス ジェネレーター (MIG) モデルは、高位シミュレーション モデルです。これらのモデルでは、シミュレーションのパフォーマンスは良いですが、レイテンシには近似値が使用されるので、カーネルのようにサイクル精度ではありません。そのため、プロファイル サマリ レポートに示されるパフォーマンス値は概算でしかないので、異なるカーネル インプリメンテーション間のパフォーマンスを相対的に比較するためのガイダンスとしてのみ使用してください。