Verilog 语言支持例外 - 2023.2 简体中文

Vivado Design Suite 用户指南: 逻辑仿真 (UG900)
Document ID
UG900
Release Date
2023-10-18
Version
2023.2 简体中文

下表列出了受支持的 Verilog 语言支持的例外情况。

表 1. Verilog 语言支持例外
Verilog 构造 例外
编译器指令构造
`unconnected_drive 不支持
`nounconnected_drive 不支持
属性
attribute_instance 不支持
attr_spec 不支持
attr_name 不支持
原语门电路和开关类型
cmos_switchtype 不支持
mos_switchtype 不支持
pass_en_switchtype 不支持
生成的例化
generated_instantiation

不支持 module_or_generate_item 替代项。

源自 IEEE 标准（请参阅《IEEE 标准 Verilog 硬件描述语言 (IEEE-STD-1364-2001)》第 13.2 款）的生成结果：

generate_item_or_null ::= 
generate_conditonal_statement |
generate_case_statement |
generate_loop_statement |
generate_block |
module_or_generate_item

仿真器支持的生成结果：

generate_item_or_null ::=
generate_conditional_statement|
generate_case_statement |
generate_loop_statement |
generate_blockgenerate_condition
genvar_assignment

部分支持。

所有生成块都必须命名。

源自标准（请参阅《IEEE 标准 Verilog 硬件描述语言 (IEEE-STD-1364-2001)》第 13.2 款）的生成结果：

generate_block ::=
begin
[ : generate_block_identifier ]
{ generate_item }
end

仿真器支持的生成结果：

generate_block ::=
begin:
generate_block_identifier {
generate_item }
end
源文本构造
库源文本
library_text 不支持
library_descriptions 不支持
library_declaration 不支持
include_statement 这表示引用库映射文件内的include 语句（请参阅《IEEE 标准 Verilog 硬件描述语言 (IEEE-STD-1364-2001)》第 13.2 款）。它并不引用 `include 编译器指令。
系统时序检查命令
$skew_timing_check 不支持
$timeskew_timing_check 不支持
$fullskew_timing_check 不支持
$nochange_timing_check 不支持
系统时序检查命令实参
checktime_condition 不支持
PLA 建模任务
$async$nand$array 不支持
$async$nor$array 不支持
$async$or$array 不支持
$sync$and$array 不支持
$sync$nand$array 不支持
$sync$nor$array 不支持
$sync$or$array 不支持
$async$and$plane 不支持
$async$nand$plane 不支持
$async$nor$plane 不支持
$async$or$plane 不支持
$sync$and$plane 不支持
$sync$nand$plane 不支持
$sync$nor$plane 不支持
$sync$or$plane 不支持
值更改转储 (VCD) 文件

$dumpportson

$dumpports

$dumpportsoff

$dumpportsflush

$dumpportslimit

$vcdplus

不支持