UNIMACRO 库在功能仿真期间使用，包含选定器件原语的宏描述。
重要： 只要包含
Vivado Design Suite 7 系列 FPGA 和 Zynq 7000 SoC 库指南(UG953) 中列出的器件宏，就必须指定 UNIMACRO 库。
VHDL UNIMACRO 库
要使用这些原语，请将以下两行内容置于每个文件开头：
library UNIMACRO;
use UNIMACRO.Vcomponents.all;Verilog UNIMACRO 库
在 Verilog 中，在独立 HDL 文件内指定各库模块。这样即可允许 -y 库规范开关为所有组件搜索指定的目录，并自动扩展该库。
不同于 VHDL 中的要求，使用模块之前，无需在 HDL 文件中指定 Verilog UNIMACRO 库。要使用库模块，请使用全大写字母来指定模块名称。您还必须编译和映射该库；所使用的方法取决于您选择的仿真器。
重要： Verilog 模块名称和文件名均为大写字母。例如，模块 BUFG 名为 BUFG.v。请确保 UNIMACRO 原语例化遵循大写命名约定。