SECUREIP 库可用于复杂的器件组件（例如，GT）的功能仿真和时序仿真。
注释： 在 Vivado 仿真器中对 Secure IP 块给予完整支持，无需额外设置。
AMD 利用 IEEE 标准推荐的电子产品设计 IP 加密与管理实践(IEEE-STD-P1735) 中指定的加密方法。库编译进程会自动处理加密。
注释： 请参阅仿真器文档，了解可搭配您的仿真器一起用于指定库的命令行开关的相关信息。
下表列出了各项特殊注意事项，您必须与仿真器供应商根据这些注意事项共同协商安排，才能使用这些库。
| 仿真器名称 | 供应商 | 要求 |
|---|---|---|
| Siemens EDA ModelSim SE | Siemens | 如果设计输入采用的是 VHDL，则需要混合语言许可证。请联系供应商获取更多信息。 |
| Siemens EDA Questa Advanced Simulator | ||
| VCS | Synopsys | |
| Xcelium | Cadence | |
| Active-HDL | Aldec | 如果设计输入采用的是 VHDL，则需要混合语言许可证。 |
| Riviera-PRO |
重要： 如需了解有关受支持的第三方仿真器版本的信息，请参阅
Vivado Design Suite 用户指南：版本说明、安装和许可(UG973)。
VHDL SECUREIP 库
UNISIM 库包含 VHDL SECUREIP 的封装文件。请将以下两行内容置于每个文件开头，以便仿真器绑定到实体：
Library UNISIM;
UNISIM.VCOMPONENTS.all;Verilog SECUREIP 库
使用 Verilog 代码运行仿真时，必须为大部分仿真器引用 SECUREIP 库。
如果使用预编译库，请使用正确的指令来指向预编译的库。Vivado 仿真器示例如下所示：
-L SECUREIP重要： 您可在编译时使用
-f 开关来使用 Verilog SECUREIP 库。通过以下路径即可获取文件列表：<Vivado_Install_Dir>/data/secureip/secureip_cell.list.f。