このデザインでは、toplevel_testbench_mb.sv ファイルを使用して、シンプルなテストベンチを作成します。このテストベンチでは、TX コアと RX コアを loopback<num>_b<0/1/2> (ワイヤ) で接続しています。送信クロックは、ループバック ワイヤ (loopback13_b<0/1/2> と loopback14_b<0/1/2>) で送信されます。その他すべてのループバック接続は、データの送受信に使用されます。次の図に示すように、シミュレーションでクロックとデータの関係はエッジで揃っています。
図 1. クロックとデータの関係 - エッジ アライメント
テストベンチは、デザインに必要なクロックとリセットを提供し、各動作をトリガーします。PLL 入力クロックは、4.444 ns (225 MHz) で RX コアと TX コアに供給されます。次の図に示すように、送信/キャプチャ クロックは 900 Mb/s (1.111 ns 周期) でトグルします。このシステムはダブル データ レートであるため、インターフェイスは 1800 M b/s で動作します。
図 2. マルチ バンク デザイン - インターフェイス スピード (1800 Mb/s)
Vivado 2020.1 ツールでは、AIOW を使用した場合、ビヘイビアー シミュレーションのみ有効です。