タイミング パスは、クロックが供給されるエレメントで開始し、終了します。入力および出力ポートは順次エレメントではないので、入力/出力遅延解析が指定されていなければ、デフォルトでは Vivado タイミング解析でデザインの I/O ポートとの間のパスはタイミング解析されません。
この手順では、Vivado でタイミング レポートを生成して確認します。
- をクリックします。
-
OK をクリックし、デフォルトのオプションを使用してレポートを生成します。
次の図に示すように、[Timing Summary] タブが表示されます。
デザインのセットアップ タイミングは満たされていますが、ホールド要件は満たされていません。 デザインをインプリメントする前は、タイミング解析では理想的な配置での見積もりネット遅延が使用されます。フローのこの段階では多少のホールド違反が発生するのは普通で、配線段階で修正されます。ここでは、レポートの内容を確認します。
- デザインのタイミング サマリ セクションで Worst Negative Slack リンクをクリックし、デザインのワースト タイミング パスを確認します。
- ワースト パスを選択し、F4 キーを押して回路図を表示します。次の図に、デザインのワースト セットアップ パスを示します。
- タイミング サマリ ツリーで Check Timing を選択します。
- 次の図に示すように、[Check Timing] に表示される問題は 9 つあります。
- このうち 8 つは pulse_width_clock チェックで、Timing Constraints ウィザードでも示されましたが、制約しませんでした。タイミング ロジック パスには対応する不足したクロックは不要なので、これらの違反の重要性は低くなります。
- [Check Timing] で検出されたもう 1 つの問題は、no_input_delay チェックです。これは、フォルス パスに設定されているリセット信号に入力制約が不足していることが原因です。この例では、これも無視しても問題はありません。
- タイミング サマリ ツリーで Clock
Summary を選択します。
タイミング サマリ レポートのクロック サマリ セクションには、デザイン内のクロックがすべてリストされ、各クロックの周波数および波形が示されます。階層は、生成クロックとプライマリ クロックの関係を示しています (
cpuClk_5とsysClkなど)。たとえば、cpuClk_5はプライマリ クロックSysClkから生成されており、その周期はsysClkの周期の 2 倍です。
タイミング サマリ レポートのこれ以外のセクションでは、パスがタイプごとにグループ化されています。各セクションには、グループの上位 10 個のパスがリストされます (レポート生成時に指定)。これらのパスには、クロック間パス、クロック内のパス、その他のパス グループ、ユーザーが無視したパス、制約が設定されていないパスがあります。ルートをクリックすると、その下のパスのサマリが表示されます。ツリーをさらに展開していくと、各グループの上位タイミング パスが表示されます。