旧世代との違い

MMCM

• 2 つのスキュー調整サブシステムを持ち、それぞれにスキュー調整位相検出器 (PD) が含まれます。スキュー調整 PD は位相インターポレーター (PI) を使用して出力カウンターの位相を調整し、同じスキュー調整 PD の入力に接続された CLKIN/CLKFB に接続した 2 つのクロック入力間での遅延をスキュー調整します。スキュー調整に使用する場合、PI はファイン位相シフト モードでは使用できません。
• MMCM の各出力カウンターには、それぞれに関連する PI が 1 つあります。PI は VCO とカウンターの間に配置されており、カウンター入力に対してスタティックまたはダイナミック ファイン位相シフトを適用します。位相シフトの分解能は、VCO クロックの 1/32 に変更されました。
• 分数分周の方法は、UltraScale デバイスとは異なり、ΣΔ モジュール (SDM) ベースのフラクショナル モードを使用します。MMCM の分数分周比は、UltraScale デバイスの分解能 0.125 よりもはるかに細かい 6 ビット分解能をサポートしています。この分数分周は、CLKFBOUT によってサポートされます。CLKOUT0 による分数分周のサポートはなくなりました。
• XPIO でレガシ メモリ インターフェイス モードがサポートされなくなったため、MMCM の ZHOLD 補正モードはなくなりました。HDIO カラムでは、DPLL によって ZHOLD がサポートされます。
• カウンターの相補 (反転) 出力はなくなりました。
• ダイナミック リコンフィギュレーション ポート (DRP) を使用して出力カウンターの分周比を変更できるクロック分周値の動的変更 (CDDC) 機能はなくなりました。
• コンフィギュレーション中のスタートアップ ウェイト オプションはなくなりました。
• MMCM や PLL の動的コンフィギュレーションは、ダイナミック リコンフィギュレーション ポートを介して実行されます。UltraScale デバイスとは異なり、APB3 互換のインターフェイスが DRP 信号のプロトコルとして使用される唯一のオプションとなります。詳細は、ダイナミック リコンフィギュレーション ポート (DRP) を参照してください。
• 逓倍および分周の範囲が拡大し、その他のデータシート仕様値も改善されました。
• 以前のファミリの MMCM および PLL デザインは Versal デバイスに再インプリメントする必要があります。たとえば、Vivado ツールでは、以前のファミリの MMCME4_ADV と PLLE4_ADV プリミティブを、それぞれ MMCME5 と XPLL プリミティブに移行しますが、これらの結果を確認する必要があります。以前のファミリの一部プリミティブは、Versal プリミティブでサポートされていないため、移行後の設定が Versal プリミティブに最適ではない可能性があります。詳細は、 『Clocking Wizard for Versal Adaptive SoC LogiCORE IP 製品ガイド』 (PG321) を参照してください。

XPLL

• PLL の名称が XPLL に変更されました。XPLL は、XPHY と共にすべての DDR インターフェイスに使用されます。
• 参考資料 に示した Versal アダプティブ SoC データシートにあるように、仕様値が改善されました。
• プログラマブル ロジックへのクロック供給をサポートする出力カウンター (分周器) の数が 2 つから 4 つへ変更されました。相補 (反転) 出力はなくなりました。
• XPLL の機能に、ユーザー制御可能なスキュー調整サブシステムが追加されました。これにより、出力クロックの位相を XPLL の必須入力クロック以外の入力クロックに合わせてシフトする、動的スキュー調整が可能です。
• XPLL は、MMCM と同様に、CLKIN_DESKEW/CLKFB に接続される 2 つのクロック入力間の遅延のスキューを調整するように設定できます。
• XPLL の各出力およびフィードバック カウンターに対するダイナミック位相シフト機能およびダイナミック位相シフト インターフェイスが追加されました。この位相シフトの分解能は、VCO クロックの 1/32 です。

DPLL

PLL (DPLL) ブロックの MMCM Lite バージョンが追加されました。

• DPLL は HDIO バンクおよび GT バンクの隣に配置されています。
• DPLL の機能は、MMCM に類似しています。DPLL は各 MMCM の隣にも配置されており、クロッキング マネージャーとして使用できます。
• 主に周波数合成に使用します。デューティ サイクルはプログラムできません。
• すべての動作をクロック サイクル単位で実行します。

メモリ リソースのアクティビティによって生じるクロック ジッター

旧世代のグローバル クロック (GCLK) ネットワークは、V_CCINT 電源ドメインで動作しますが、Versal デバイスでは、GCLK ネットワークと RAM プリミティブが電源 (V_{CC_RAM}) を共有しています。RAM のオン/オフが切り替わるときに RAM の電源 (BRAM および UltraRAM) にノイズが生じて、クロック ジッターが増加する可能性があります。この増加分のジッターは、Vivado ツールでモデル化されてレポートされます。スクリプト生成のパラメーターを使用してデフォルト値を上書きし、GCLK のアクティビティによるクロック ジッターの影響を軽減できます。GCLK ジッターの詳細とその影響を軽減する方法については、メモリ リソースのアクティビティによって生じるクロック ジッター および関連スクリプトを参照してください。