简而言之，电源排序即电压应用于系统的电源轨以及电压与电源轨断开连接的顺序。它是以受控方式执行的，针对上电和掉电，每条电源轨之间都有已定义的时间间隔。电源排序通常是由系统中启用或禁用（或通过开关来控制）的电压调节器模块 (VRM) 的顺序来确定的。
FPGA 和自适应 SoC 都需要使用电源排序来减少涌入电流，确保以正确且可靠的方式来运作并维持整体系统健康运行。电源排序要求在各电源之间设置指定缓升时间内的上电和掉电延迟。器件错误排序可能导致低效、I/O 状态未知，并可能导致错误操作。在许多情况下，设计师会等待至设计周期结束后才思考电源排序，这可能导致出现临时性的实现。无论对于任何 AMD 器件，电源排序都是电源设计的重要组成部分。电源排序方法论应从设计规划之初就包含在内，以帮助创建最优化的整体解决方案。
在功耗估算工具中提供了 Versal 器件的最新电源排序，如需获取这些工具，请访问功耗估算。需要动态电压缩放 (DVS) 的 Versal 器件不存在任何其他电源排序注意事项，应遵循适用于电源设计管理器 (PDM) 中的 -2LLI 器件的电源轨整合建议进行操作。