上电排序正日渐成为现代化自适应 SoC 的硬性要求。POR_B 输入在上电顺序期间必须断言低电平有效，并且活动域的所有必需电源均达到最终电压后，此输入至少在 TPOR_B (10 μs) 持续时间内仍必须继续保持断言有效。此外还需要额外的功耗管理，但仅用于给平台管理控制器 (PMC) 供电，然后主动管理处理器系统域和可编程逻辑域的供电。如不采用额外的功耗管理，那么在 POR_B 释放时，所有域电压都必须达到其最终电压。在 POR_B 断言无效之前，REF_CLK 必须在规格范围内正常工作。掉电排序不需要 POR_B。
下图显示了上电顺序的时序。缓升时间 (TRAMP) 是指 VRM 电压必须缓升至其最终值的 95% 所耗费的时间，范围为 0.2 ms 到 40 ms 内。在各电源轨的上电之间并没有已定义的时间延迟 (TDELAY) 规格，但建议根据答复记录 76259 中所述，避免各电源轨之间出现长时间延迟。一旦前一条电源轨达到其目标电压，按顺序的后一条电源轨即可开始缓升。AMD FPGA 和自适应 SoC 都要求所有电源轨上的电压单调缓升，即，电压开始缓升后就不再下降。
图 1. 上电顺序示例
排序控制器可能假定在后一条电源轨通电之前必然会存在时间延迟。例如，如果调节器耗时 10 ms 上电，那么就可以在下一条电源轨开始上电之前添加与该值相等的时间延迟。或者，可以使用电源良好 (PG) 信号从调节器向控制器/定序器实现反馈，以判定电源轨已成功上电。这是适用于安全性应用的首选方法，能使成功的上电顺序一览无遗，但也会增加复杂性。
建议： 虽然在各电源轨的掉电之间并没有已定义的时间延迟 (TDELAY)，但建议避免各电源轨掉电之间出现长时间延迟。