AMD 建议您在设计过程中尽早选择时钟资源，然后再选择管脚分配。您的时钟选择不仅可以决定特定管脚分配，还可以指定该逻辑的逻辑布局。正确的时钟选择可产生卓越的效果。示例如下：
- 约束创建，尤其是大量使用时钟规划相关资源的大型器件。
- 根据设计收敛的需要手动进行时钟资源布局。
- 对高性能 I/O 接口使用 XPHY 逻辑的 XPIO SelectIO™ 接口，此类 I/O 接口位于器件底部行上，并且具有必须使用 Advanced IO Wizard 和 Advanced IO Planner 才能满足的具体时钟要求。
- 存在于 PS 和 GT 资源下的 XPIO 角点 (corner) bank 的时钟功能有限，例如，无法直接访问 BUFGCE_DIV 和 BUFGCTRL 资源。
- 其他特定于器件的功能，此类功能可能需要提前规划以避免出现问题并充分利用器件功能。如需了解有关 Versal 器件功能的信息，请访问此链接以参阅 Versal 自适应 SoC 时钟资源架构手册(AM003) 中的相应内容，另请参阅 Versal 自适应 SoC SelectIO 资源架构手册(AM010)，以及 Versal 自适应 SoC 封装和管脚分配架构手册(AM013) 中的“在 XPIO bank 中进行字节间时钟设置和半字节间时钟设置”表。
注释： 仅限 GC 管脚才能布线至 PLL/MMCM。仅限 XCC 管脚才能用作为 XPHY 接收接口的选通（捕获时钟）。所选 XCC 将判定使用选通可接入的每个 XPHY 以及 XPHY 数量。请参阅
Versal 自适应 SoC SelectIO 资源架构手册(AM010) 中的“在 XPIO bank 中进行字节间时钟设置和半字节间时钟设置”表，以了解有关这些规则的更多信息。