PIO 设计是以目标为唯一导向的简单应用，与 PCIe 核传输事务 (AXI4-Stream) 接口的端点相连，可供您用作为起点来构建自己的设计。其功能包括：
- 在“Address Align Mode”（地址对齐模式）下，有 4 个传输事务专用的 2 KB 目标区域通过使用内部 FPGA 块 RAM 来提供总计 8,192 字节的目标空间。
- 在地址对齐模式下，支持单 Dword 有效载荷读写 PCI Express 传输事务，可传输至 32 位或 64 位地址存储器空间，并支持完成 TLP。
- 对于 Dword 对齐模式，PIO 设计支持多 Dword 有效载荷（最多 256 DW）读写 PCI Express 传输事务，可传输至 32 位地址存储器空间，支持完成 TLP。使用核的 BAR ID[2:0] 和完成器请求描述符 [114:112] 来区分 TLP 目标基址寄存器。
- 为 64 位、128 位、256 位和 512 位 AXI4-Stream 接口分别提供经过最优化的实现。
下图演示了 PCI Express 系统架构组件，其中包括根联合体、PCI Express 开关器件和 PCIe 端点。PIO 操作可将来自下游根联合体（CPU 寄存器）的数据移至端点，和/或将来自上游端点的数据移至根联合体（CPU 寄存器）。在任一情况下，迁移数据的 PCI Express 协议请求均由主机 CPU 发起。
图 1. 系统概述
当 CPU 发出将寄存器存储至 MMIO 地址命令时，就会将数据向下游迁移。根联合体通常会生成存储器写入 TLP，其中包含相应的 MMIO 位置地址、字节使能和寄存器内容。当端点接收到存储器写入 TLP 并更新对应的本地寄存器后，此传输事务即告终止。
当 CPU 发出从 MMIO 地址加载寄存器命令时，就会将数据向上游迁移。根联合体通常会生成存储器读取 TLP，其中包含相应的 MMIO 位置地址和字节使能。端点会在接收到存储器读取 TLP 后生成含数据完成 TLP。此完成包会被导向到根联合体，有效载荷将加载到目标寄存器中，并完成传输事务。