PS サブシステムにはクロックが多く含まれており、これらは Zynq UltraScale+ MPSoC XPE の [PS Power] シートに正しく追加する必要があります。Vivado デザインに PS IP が含まれる場合は、消費電力レポートを生成して、.xpe ファイルを生成して、XPE にインポートし戻します。これにより、評価済み Vivado デザインを反映するように、PS クロックが正しく設定されます。
XPE PS クロックを最初から開始する場合は、次のガイドラインに従って、正確なクロック情報を指定する必要があります。
- 次の図のように、IP カタログから Zynq UltraScale+ MPSoC
Vivado IP を使用します。
- この IP をカスタマイズして、既に生成されたデフォルトのクロック レートを使用して、[Clock Configuration] の [Output Clocks] タブにすべてのクロッキング情報が表示されるようにします。
低電力およびフル電力のインターコネクト クロックは、[Clock Configuration] ページではそれぞれ LPD_SWITCH (LP) および TOPSW_MAIN (FP) と呼ばれます (次の図の緑で囲んだ部分)。
- Zynq UltraScale+ MPSoC IP の [Clock Configuration] ページでは、次のブロック クロックを生成できます。
- R5 クロック:
- A53/GPU クロック:
- CSU および PMU クロック:
注記: CSU 値はデバイスのデータシートに含まれますが、レートは固定されます。PMU 値はデータシートには含まれませんが、CSU レートと同じです。 - フル電力/低電力インターコネクト クロック:
注記: FP および LP インターコネクト クロックは、TOPSW_MAIN および LPD_SWITCH を使用して生成できます。
- R5 クロック:
- Zynq UltraScale+ IP をカスタマイズし、[Clock Configuration] ページの [PLL Options] セクション (次の図の青で囲んだ部分) を使用して PLL セクションを生成します。
次は XPE の PLL に該当するブロックです。
- DDR メモリ、SERDES インターフェイス、PSIO の残りのセクションは、デザインによって異なります。
- 基本的な設定が終了したら、図 1 に示すグローバル設定ボックスを使用して設定を操作し、A53 または GPU などの一部をオン/オフにした場合の影響を確認します。
注記: プロセッサおよび I/O の [Load] (%) は、デザインに基づいて見積もられます。I/O ロードのパーセントの値には、電力に影響しないものもあります。プロセッサの % 数値の中には、プロファイリング ツールから抽出できるものもあります。
詳細は、AMD アンサー 69019 を参照してください。