为了确保将 RTL IP 封装到内核对象 (XO) 文件中以供 Vitis™ 编译器使用，需要执行相应的步骤，而“RTL Kernel”Wizard（RTL 内核向导）则可以自动执行其中部分步骤。“RTL Kernel”Wizard 可以：
- 指导您逐步完成指定 RTL 内核的接口要求的过程，并基于提供的信息生成顶层 RTL 封装文件。
- 自动生成 AXI4-Lite 接口模块，包括控制逻辑和寄存器文件，并将其包含在顶层封装文件内。
- 在顶层封装文件内包含内核 IP 模块示例，您可将其替换为自己的 RTL IP 设计，前提是确保您的 RTL IP 与该封装文件之间以正确方式连接。
- 自动生成 kernel.xml 文件，与来自该向导的内核规范匹配。
- 为生成的 RTL 内核封装文件生成简单的仿真测试激励文件。
- 生成主机程序示例，用于运行并调试 RTL 内核。
“RTL Kernel”Wizard 可从 Vitis IDE 或从 Vivado® IP 目录来访问。无论采用何种访问方式，它都会创建一个 Vivado 工程，其中包含设计示例以充当模板，用于定义您自己的 RTL 内核。
此设计示例包含一个简单的 RTL IP 加法器，称为 VADD，可用于全程指导您完成将您自己的 RTL IP 映射到生成的顶层封装文件的整个流程。连接对象包括各时钟、各复位、s_axilite 控制接口、m_axi 接口以及（可选）axis 串流接口。
此向导还会为生成的 RTL 内核封装文件生成一个简单的测试激励文件，并生成主机代码样本用于实践此 RTL 内核示例。此测试激励文件示例和主机代码必须经过相应的更改才能用于测试您的 RTL IP 设计。