| コマンド/プロパティ名 | 説明 |
|---|---|
| HD.CLK_SRC | OOC インプリメンテーションで使用され、クロック バッファーが OOC モジュール外で使用されることを示します。値は、クロック バッファー インスタンスの位置です。このプロパティはクロック ポートに適用されるので、この制約が適用される前にポートにクロックを定義 (create_clock) しておく必要があります。 |
| HD.PARTPIN_LOCS | 配線される指定のポートにインターコネクト タイル (INT) を指定します。HD.PARTPIN_RANGE よりも優先されます。内部 OOC ロジックの配置配線に影響します。 クロック ポートに使用するとクロックにローカル配線が使用されるので、クロック ポートには使用しないでください。 専用接続には使用しないでください。 |
| HD.PARTPIN_RANGE | 指定したピン/ポートを配線するために使用可能なコンポーネント サイト (SLICE、DSP、ブロック RAM) またはインターコネクト タイル (INT) の範囲を定義します。 この制約は専用接続を持たないピンまたはポートに対してのみ有効です (最上位 I/O パッドへのクロックまたは直接接続など)。これらのピンまたはポートに適用される場合、制約は無視されます。 |
| set_logic_unconnected | 最上位で未接続のままになる指定した出力ポートに対して、追加で最適化を実行できるようにします。 |
| set_logic_one | 最上位の VCC で駆動される指定した入力ポートに対して、追加で最適化を実行できるようにします。 |
| set_logic_zero | 最上位の GND で駆動される指定した入力ポートに対して、追加で最適化を実行できるようにします。 |
重要: set_logic 境界最適化制約を誤って指定すると、ツールが正しく動作せず、エラーが発生する可能性があります。たとえば、出力ポートが最上位で使用されるのに OCC モジュールで未接続として定義すると、次のようなエラー メッセージが表示されます。
ERROR:[Opt 31-67] Problem: A LUT2 cell in the design is
missing a connection on input pin I0, which is used by the LUT
equation
コンテキスト制約の例
-
set_property HD.CLK_SRC BUFGCTRL_X0Y16 [get_ports <port_name>] -
set_property HD.PARTPIN_LOCS INT_R_X0Y0 [get_ports <port_name>] -
set_property HD.PARTPIN_RANGE SLICE_X0Y1:SLICE_X1Y3 [get_ports <port_name>] -
set_logic_unconnected [get_ports <port_name>] -
set_logic_one [get_ports <port_name>] -
set_logic_zero [get_ports <port_name>]
モジュール解析フローでは、デフォルトではインターフェイス ネット (OCC モジュール ポートに接続されるモジュール内のネット) は配線されません。これらのインターフェイス ネットが配線されるようにするには、HD.PARTPIN 制約を使用してモジュール ポートをロックする必要があります。モジュール ポート (またはパーティション ピン) をすばやく配置するには、HD.PARTPIN_RANGE を OOC モジュールの Pblock SLICE 範囲に設定します。これらのピンをさらに厳密に配置するには、HD.PARTPIN_RANGE により限定的な値を指定するか、HD.PARTPIN_LOCS を指定します。最適なサイトまたは範囲を判断するには、Vivado IDE で [Device] ウィンドウを開き、[Routing Resources] ボタン 
をクリックして配線リソースをオンにします。
拡大すると、次の図に示すように INT の位置が表示されます。この図では見やすくするために配線リソースを非表示にしています。
図 1. INT タイルの位置
