在 AI 引擎仿真和 x86 仿真中，PL 连接已替换为文件。为输入提供已创建的数据时，必须一并提供这些文件，并且这些文件是在输出的仿真运行时期间创建的。如果 PL 内核恰巧位于计算图正中心，那么这项任务会变得十分繁琐。在此情况下，输出值与 PLIO 上重新输入的值之间并无直接关系。
在软件和硬件仿真中，您必须为 PL 定位的内核提供 HLS 和/或 RTL 代码。如果这些 PL 内核尚未完成设计，那么这就会造成问题。
为了克服这些难题，您可以 Python、C++ 或 SystemVerilog 来编写外部流量生成器。这些流量生成器同样可在仿真中使用。