设计的综合和实现 - 1.1 简体中文

创建系统后，执行以下步骤：

1. 确认设计正确性。右键单击 IP integrator 画布，然后单击Validate Design（确认设计）或者按 F6 键。
2. 在顶层 XDC 上添加 REFCLK create_clock 约束。
3. 确认设计并生成顶层文件后，单击 Vivado 中的Run Synthesis（运行综合）以进行设计综合。
4. 为 GT 和 refclk 管脚布局打开synthesized design > Layout > I/O Planning（已综合的设计 > 布局 > I/O 管脚分配），如下图所示：
   
   

   或者，导航至Window Hard Block Planner（窗口硬核块规划器）窗格，如下图所示：

   
   
   
5. 打开Package Pins（封装管脚）选项卡，并在对应 MGT bank 中提供 GT 四通道和 GT 参考时钟位置。
6. 分配完所有 I/O 端口后，单击Run Implementation（运行实现）即可实现设计。