40G/50G High Speed Ethernet IP 子系统支持与 High Speed Ethernet 核建立易于使用的连接。根据配置，该子系统可创建接口端口、例化 40G/50G High Speed Ethernet Subsystem、例化高速串行和解串器 (SerDes) 块、提供相应的时钟信号并连接至 AXI4-Stream 用户侧接口。
40G/50G High Speed Ethernet 子系统的模块框图如下图所示。右侧为用户接口，左侧为外部器件接口。
PCS 架构取决于发射器件在通过多个（相对）低速的物理接口来发射数据包时所采用的数据包各部分的分发（或分割）方式。随后，接收器件 PCS 层负责对各不同部分进行分割，并重构数据包，然后再将其交付给 Ethernet MAC 块。接收器 PCS 层也必须对来自不同物理接口的数据进行去歪斜，因为这些接口在整个网络内进行传输时可能产生不同延迟。此外，该核还负责处理接收到的所有 PCS 通道间的 PCS 通道交换，以使 40G/50G High Speed Ethernet 子系统可供所有光学传输系统使用。
该核的 PCS 和 Ethernet MAC 层按接口的最大线速率来运行，并且已经过最优化以在赛灵思 FPGA 内运行。PCS 层包含扰码/解扰和 64B/66B 编码器/解码器，并以 40G/50G 线速率全速运行。Ethernet MAC 块包含经最优化的高速帧校验序列 (FCS) 生成和校验模块。除检查数据包的 FCS 完整性外，FCS 模块还支持以 40G/50G 线速率全速插入和删除数据包的 FCS 字节（可选）。
控制和状态 (Control and Status) 块可提供多个统计数据计数器用于监控数据流量。此外，40G/50G High Speed Ethernet Subsystem 的状态接口提供了有关总体接口、每个物理接口以及每条 PCS 通道的运行状况详细信息。此状态信息包含同步报头对齐、PCS 对齐和 PCS 去歪斜状态信息。