プロジェクトを作成するには、New Project ウィザードを使用します。このウィザードで、プロジェクト名を指定し、RTL ソース ファイルおよび制約ファイルを追加して、ターゲット デバイスを指定します。
Linux では、次を実行します。
- 演習ファイルが保存されているディレクトリに移動します。
cd <Extract_Dir>/UltraScale+ (AMD UltraScale+™ デバイス)
-
vivado
を使用して Vivado IDE を起動します。
Windows では、次を実行します。
-
Vivado 2023 IDE の最新バージョンを示す) をクリックし、Vivado IDE を起動します。
または、[Vivado 2023.x] デスクトップ アイコンをクリックし、Vivado IDE を起動します。
Vivado IDE の [Getting Started] ページが開き、プロジェクトを開いたり、プロジェクトを作成したり、資料を開く選択肢が表示されます。
(x は - Getting Started ページで Create New Project をクリックし、New Project ウィザードを開始します。
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Next をクリックします。
- Project Name ページで新規プロジェクトの名前を vivado_power_tutorial に設定し、プロジェクト ディレクトリ (C:\Vivado_Power_Tutorial) を設定します。Create project subdirectory チェック ボックスがオンになっていることを確認し、Next をクリックします。
- Project Type ページで、プロジェクトのタイプに RTL Project を指定し、Do not specify sources at this time オプションがオフになっていることを確認します。Next をクリックします。
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Add Sources ページで次の操作を実行します。
- Target Language を Verilog、Simulator language を Mixed に設定します。
- Add Files ボタンをクリックします。
- Add Source Files ダイアログ ボックスで、<Extract_Dir>/UltraScale+/src ディレクトリを指定します。
- Verilog ソース ファイル (.v) をすべて選択し、OK をクリックします。
-
Add
Sources ページで HDL Source For の testbench.v ファイルを Simulation only に変更します。
- ファイルが追加され、Copy sources into project がオンになっていることを確認します。Next をクリックします。
- Add Constraints (optional) ページで Add Files をクリックし、dut_fpga_zcu102.xdc を選択します。dut_fpga_zcu102.xdc ファイルは、/src フォルダーと同じ階層にあります。
- Next をクリックします。
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Default
Part ページで Boards をクリックし、Zynq
UltraScale+ ZCU102 評価ボードを選択します。ヒント: ボードを指定すると、デザインのターゲットとなるパーツも指定されます (この場合は xc7k325tffg900-2 FPGA、xczu9eg-ffvb1156-2-e FPGA UltraScale+ デバイス)。
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New Project
Summary ページを確認します。上記の各手順のデータが正しく表示されていることを確認し、Finish をクリックします。注記: Vivado IDE でのプロジェクトの初期化に少し時間がかかる場合があります。
- [Settings] ダイアログ ボックス (Specify project directory フィールドにチュートリアル プロジェクト ディレクトリを入力し、すべてのレポートがチュートリアル プロジェクト ディレクトリに保存されるようにします。次に OK をクリックします。 ) で、
これでデザインの合成準備ができました。