この資料では、複雑な FPGA デザインをデバッグしやすくする目的で、いくつかのチュートリアルがセットになっています。デバッグするときに選択できるデバッグ フローには 4 種類あり、最初の 4 つの演習で各フローを説明します。これらの演習では、FPGA デザインをデバッグする場合に推奨される AMD Vivado™ Design Suite デバッグ手動が紹介されています。各演習の手順では、デザインをデバッグしやすくするため、小型の RTL デザインを利用し、さまざまな方法で ILA (Integrated Logic Analyzer) コアを挿入します。5 番目の演習では、Vivado ツールで高速シリアル I/O リンクをデバッグします。6 番目の演習では、Vivado ツールで JTAG-AXI トランザクションをデバッグします。最初の 4 つの演習では、ターゲットのハードウェア ボードに接続するまでの手順が説明されています。
サンプルの RTL デザインは、Vivado ロジック解析、ILA、Vivado 統合設計環境 (IDE) との間のフローを全体的に統合する方法を説明するために使用されています。このチュートリアルをうまく活用するには、Vivado ツール フローの基本知識がある程度必要です。
トレーニング:
AMD では、この資料に含まれるコンセプトを説明するさまざまなトレーニング コースおよび QuickTake ビデオを提供しています。次のリンクから関連するコースを参照してください。
- Vivado Design Suite を使用した FPGA の設計 1
- Vivado Design Suite を使用した FPGA の設計 2
- Vivado Design Suite を使用した FPGA の設計 3
- Vivado Design Suite を使用した FPGA の設計 4
- 『Vivado Design Suite ユーザー ガイド: プログラムおよびデバッグ』 (UG908)