AMD Versal™ アダプティブ SoC の GT コンポーネントは、従来のコモン/チャネルから GT_QUAD レベルに変更されています。GT の共有を可能にするには、GT ウィザード フローを変更して Vivado IP インテグレーターを使用します。Vivado IP インテグレーターを使用して、1 つまたは複数の GT_QUAD を使用するシステム デザインを構築できます。GT_QUAD に接続するカスタム IP のデザイン入力には、ブリッジ IP を使用します。この IP は、ブロック オートメーションを使用して 1 つまたは複数の GT クワッド ベースの IP をインスタンシエート、設定、および接続します。GT_QUAD は複数の IP 間で共有できるため、GT_QUAD および REFCLK の位置は IP インテグレーターで割り当てられません。
Hard Block Planner は、GT_QUAD および REFCLK の位置を割り当てる直感的なユーザー インターフェイスを提供します。[Hard Block Planner] ウィンドウでは、
PCIe®
および DCMAC などの GT_QUAD が [Hard-IP] の下にまとめられます。また、デバイス サイトを使用して GT_QUAD を割り当てる、使いやすいメカニズムもあります。Hard Block Planner では、REFCLK ピン、GT_QUAD、およびハード IP ブロックの位置に対して視覚的なフィードバックを [Device] ウィンドウに表示できます。また、関連する GT ブロックのプランニングを容易にするために、デザイン内のソフト IP とハード IP (共に緑の四角枠で表示) を個別のドロップダウン リストで表示します。DCMAC、MRMAC、
PCIe®
、CPM、ILKN など、サポートされるハード IP がリストされます。合成済みデザインを開くと、ネットリスト オブジェクトが読み出されて処理され、デザインで使用可能なすべてのハード IP が収集されます。[Device] ウィンドウで位置をクロスプローブすると、サイトを変更または割り当てできます。[Windows] メニューの [Hard Block Planner] オプションは、合成済みデザインまたはインプリメント済みデザインを開くと表示されるようになります。[Hard Block Planner] ウィンドウの上部に表示される 3 つのボタン (赤の四角枠で表示) がオプションです。一番左にあるボタンをクリックすると、すべてのハード ブロックが青で、関連するすべての GT が赤で、REFCLK ソースが緑でマークされます。真ん中のボタンをクリックすると、選択した IP グループに対して該当する項目が同様にマークされます。一番右にあるボタンをクリックすると、すべての項目からマークが削除され、[Device] ウィンドウがクリアされます。これらのボタンを使用すると、IP と関連する GT の位置関係を [Device] ウィンドウで簡単に確認できます。
図 1. Versal アダプティブ SoC のハード ブロック プランニング
