Vivado Design Suite ユーザーガイド: システムレベルデザイン入力 (UG895) - 2024.2 日本語 - UG895

Document ID: UG895
Release Date: 2024-11-13
Version: 2024.2 日本語

はじめに
概要
この資料に関連する設計プロセス
プロジェクトモードおよび非プロジェクトモードでの Vivado Design Suite の起動
Tcl の使用
Vivado Design Suite Tcl シェルの起動
バッチ Tcl スクリプトを使用した Vivado ツールの起動
Vivado IDE の使用
Windows での Vivado IDE の起動
Windows または Linux のコマンドラインからの Vivado IDE の起動
Vivado Design Suite の Tcl シェルからの Vivado IDE の起動
プロジェクトの操作
概要
プロジェクトタイプ
RTL プロジェクト
合成後のプロジェクト
I/O プランニングプロジェクト
インポートプロジェクト
プロジェクトの作成
RTL プロジェクトの作成
合成後のプロジェクトの作成
I/O プランニングプロジェクトの作成
外部プロジェクトのインポート
プロジェクトでの処理に関する Tcl コマンド
プロジェクトを作成する Tcl コマンド
プロジェクトをインポートする Tcl コマンド
デザインソース、制約ファイル、シミュレーションソースを追加する Tcl コマンド
既存の IP ソースファイルを追加する Tcl コマンド
プロジェクトパーツを設定する Tcl コマンド
Vivado Design Suite プラットフォームボードフローの使用
リポジトリへのユーザーボードの追加
プラットフォームボードフローでの Vivado IP カタログの使用
プラットフォームボードフローでの Vivado IP インテグレーターの使用
プロジェクトの管理
プロジェクトを開く
プロジェクトを開く Tcl コマンド
複数のプロジェクトを開く
プロジェクトの保存
プロジェクトを保存する Tcl コマンド
プロジェクトを閉じる
プロジェクトを閉じる Tcl コマンド
プロジェクトのアーカイブ
プロジェクトを圧縮する Tcl コマンド
ソース管理システム
プロジェクトサマリの使用
プロジェクト設定
[General] ページ
[Simulation] ページ
[Elaboration] ページ
[Synthesis] ページ
[Implementation] ページ
[Bitstream] ページ
[IP] ページ
プロジェクト設定をする Tcl コマンド
Tcl スクリプトを使用したプロジェクトの作成
ソースファイルの操作
概要
デザインソースの作成と追加
新規ソースファイルの作成
デザインソースの追加
最上位モジュールの指定とソースファイルの順序の変更
ソースファイルのイネーブル/ディスエーブル
リモートソースの参照またはプロジェクトディレクトリへのソースのコピー
ローカルソースファイルのアップデート
IP ソースの操作
IP カタログからの IP の追加
既存 IP ファイルの追加
IP ステータスをレポートする Tcl コマンド
IP コアの出力ファイルの生成
デザインへの IP インスタンシエーション
IP インテグレーターのソースの使用
新規ブロックデザインの作成
既存ブロックデザインソースの追加
既存のブロックデザインソースファイルを追加する Tcl コマンド
ブロックデザインの出力ファイルの生成
現在のプロジェクトへのブロックデザインのインスタンシエーション
Vitis HLS ソースの使用
Model Composer ソースの使用
System Generator ソースの使用
ソースファイルの編集
検索/置換コマンドの使用
HDL 言語テンプレートの使用
XPM の使用
ザイリンクスパラメーター指定マクロのイネーブル
XPM の使用
ソースファイルへのクロスプローブ
ソースファイルにクロスプローブする Tcl コマンド
その他のテキストエディターの使用
シミュレーションソースの操作
シミュレーションソースファイルの追加と作成
制約の操作
制約ファイルの追加と作成
ターゲット XDC ファイルの設定
元の XDC ファイルの参照またはファイルのコピー
制約セットの使用
制約セットの作成と編集
アクティブ制約セットの定義
[Save Constraints As] コマンドを使用した制約セットの作成
制約のエクスポート
制約ファイルのイネーブル/ディスエーブル
制約評価順の変更
非プロジェクトモードでのソースの操作
RTL 解析
概要
RTL リンターの実行
プロジェクトモードでのデザインのエラボレーション
プロジェクトモードでのデザインエラボレーションに使用する Tcl コマンド
エラボレーションメッセージの表示
RTL ロジック階層の解析
エラボレートされたデザイン回路図の解析
[Hierarchy] ウィンドウ
RTL ソースファイルの解析
設計手法チェックの実行
設計手法レポートの生成
設計手法レポートの解析
DRC のレポート
DRC ルールの選択
DRC 違反の解析
RTL DRC を実行する Tcl コマンド
非プロジェクトモードでのデザインのエラボレーション
デザインのデバッグ
概要
RTL レベルのデザインシミュレーション
インシステムデバッグ
ボードファイル
概要
プラットフォームボードフローの理解
プラットフォームボードフローのエレメント
ボードファイルの定義
ボード
ボードファイルの第 1 レベルのタグ
互換性のあるボードリビジョン
パラメーター
ジャンパー
コンポーネント
パラメーター
ピン
コンポーネントモード
インターフェイス
インターフェイス
ポートマップ
ピンマップ
JTAG チェーン
接続
IP 関連ルール
IP に関連付けるルール
IP
ボードファイルリンター
ボードファイルリンターの使用手順
プリセットファイルについて
<ip_presets>
<ip_preset>
IP
ユーザーパラメーター
その他のファイルおよび特別な注意事項
7 シリーズ用の MIG のサポート
PS7 プリセット
トライステートポートを使用した IP バスインターフェイス
イーサネットクロック処理
GT ロケーション制約
IP ボードの認識機能
Vivado 命名規則
概要
その他のリソースおよび法的通知
その他の資料
サポートリソース
参考資料
トレーニングリソース
改訂履歴
お読みください: 重要な法的通知

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