Versal® ACAP (Adaptable Computing Acceleration Platform) のコンフィギャラブル ロジック ブロック (CLB) と従来の UltraScale™ デバイスの CLB の違いを次にまとめます。
- CLB タイルの設計が刷新されました。CLB のロジック容量が UltraScale デバイス (8 LUT/16 スライス フリップフロップ) の 4 倍 (32 LUT/64 スライス フリップフロップ) に増加しました。これによってローカル配線が増え、性能の向上と全体的な配線密集の緩和を実現しています。
- CLB 内部に専用の LUT-LUT カスケード接続パスが追加され、複数レベルのロジック パスの遅延が軽減されると共に、必要な外部配線も削減されます。また、LUT から LUT へのカスケード接続パスによりコストが削減され、より柔軟なキャリー ロジック構造が可能です。
- 従来のアーキテクチャでは専用のカラムとして存在した SLL (Super Long Line) 接続が、CLB の一部となりました。SLL 接続は CLB のレジスタ信号を使用するため、専用のレジスタはありません。
- 多入力ファンクション マルチプレクサー (MUXF7、MUXF8、MUXF9) はなくなりました。これらの機能は、ほかの LUT を使用して実装します。
- LUT/FF ペアの出力が 4 つから 3 つに変更されました。これにより、出力ごとのファンアウトが増え、配線性が向上します。
- デュアル LUT モードでは最大 6 つの独立した入力で 2 つのファンクションをサポートします。
- 新しいカスケード接続マルチプレクサーにより、新規のキャリー チェーンをビット 0 および 4 から開始できるようになりました。
- CLB は 1 種類です。CLB 内の LUT の半分は LUTRAM および SRL の構成をサポートします。
- LUTRAM が簡略化され、32 および 64 ビットの深さを専用のハードウェアでサポートします。より深い LUTRAM は、追加のロジックを使用して実装できます。
- CLK と SR の制御セットの粒度が大きくなりました。CE には変更はありません。
- CLB の出力マルチプレクサーは Versal アーキテクチャの新機能です。各フリップフロップはバイパス可能で、複数の入力から 1 つを選択できます。O6 はそのままインターコネクトに出力され、キャリー モードでは carry_out としても動作します。O6 は両方のフリップフロップに入りますが、O5 はそれぞれのフリップフロップに O5_1 と O5_2 の一方が入ります。
- 追加のレジスタ (IMUX レジスタ) は CLB に埋め込まれると同時に、プログラマブル ロジック配線に接続されたすべてのハード ブロックに対するローカル インターコネクト ブロックにも存在します。これにより、クリティカル パスを複数に分割してパイプラインを追加し、FMAX を向上させることができます。また、このレジスタを使用して 1/2 サイクルの間データをゲーティングすることで、ホールド タイム違反を修正できます。つまり、これまでホールド タイムの修正に使用していた配線リソースが不要になります。