複素 FIR は次式で表されます。
ここで
i 番目の複素係数:
複素入力サンプル:
複素出力サンプル:
次の図に、フィルター デザインの概略ブロック図を示します。
図 1. 複素 FIR フィルターの概略ブロック図
注記:
- 「x」は複素入力に対応し、B_RE/B_IM ポートにマップします。
- 「a」は複素係数に対応し、A_RE/A_IM ポートにマップします。このデザインは推論の例として提供されているため、入力はツールの選択に応じて入れ替え可能です。
- 「c」は、前の DSP58 の PCOUT_RE/IM ポートから次の DSP58 の PCIN_RE/IM ポートへのカスケード接続パスに対応します。
DSPCPLX の構成で、2 つの DSP58 (ただし幅 18 ビット以下の複素数の場合) を複素乗算加算 (MADD) ユニットとして構成したものが複素 FIR フィルターの 1 タップとなります。直前のタップの最後の加算器出力を次のタップにカスケード入力するために、PCOUT/PCIN ポート (実数部と虚数部) を使用します。これらのポートは、図中の cQ および cI です (最初のタップを除く)。z-1 ブロックは、パイプライン処理用の遅延ステージを表します。
コーディング テンプレートは、 Vivado® 統合設計環境 (IDE) バージョン 2020.2 で言語テンプレートとして提供されています。