- Vivado® IDE 内で、Emacs、VI、メモ帳などのテキスト エディターを開きます。
-
<Extract_Dir>/lab_4 に non_project_run.tcl という名前で新しいファイルを作成し保存します。
演習 4 でプロジェクトを作成しましたが、ここでは、まずインメモリ デザインを作成し、ソース ファイルを読み込みます。ただし、Tcl スクリプトがソース ファイルを参照できるよう、スクリプトが正しいディレクトリにあることをまずは確認する必要があります。
- この演習用のディレクトリに移動するため、Tcl スクリプトに次の行を追加します。
cd <extract_dir>4/lab_4 -
<extract_dir>変数を、チュートリアル データへの実際のパスと置き換えることができます。たとえば、「C:/ug939-design-files/lab_4」と置き換えます。特に指定しなければ、デフォルトのターゲット パーツが使用されます。このターゲット パーツは、デザインに追加されているすべての IP に使用されます。ここでパーツを指定しない場合は、 Vivado® Design Suite のデフォルト パーツが使用されます。また、ターゲット パーツを設定しておくと、最上位デザインを合成するとき、またはアウト オブ コンテキスト合成で IP を合成するときに、パーツを指定する手間が省けます。
- 使用するパーツを設定するには、次の行をスクリプトに追加します。
set_part xc7k70tfbg484-3推奨: 非プロジェクト モードの場合は、インメモリ プロジェクトを作成しない限り、プロジェクト パーツはありません。インメモリ プロジェクトを作成しない場合は、Vivado Design Suite リリースのデフォルト パーツを使用して IP の出力ファイルが生成されます。このデフォルト パーツは、synth_designコマンドで指定されるターゲット パーツでない場合もあり、非プロジェクト モードの場合は、IP と最上位デザインとの間で合成結果が一致しなくなる可能性があります。カスタマイズされた IP のターゲット パーツがどのように指定されているかを確認するには、「演習 2: 再利用可能な IP の作成および管理」を参照してください。デザインのソース ファイルを読み込む準備が整いました。プロジェクト モードでは、ソース ファイルをプロジェクトに追加するのに、
add_filesやimport_filesなどのコマンドを使用します。非プロジェクト モードでは、
add_filesを使用できます。このコマンドは、適切な下位コマンドを呼び出しますが、ファイル タイプを直接読み出すために使用されるのが一般的です。これは、ASIC ツール フローに似ています。この演習では、Verilog ソース ファイルを使用して作業しており、これらを読み込むのにread_verilogを使用します。 - このプロジェクト用の Verilog ソース ファイルをすべて読み込むため、スクリプトに次の行を追加します。
read_verilog [glob ../Lab_3_4_sources/HDL/*.v]ヒント:globコマンドは、ビルトインされた Tcl コマンドで、指定されたオブジェクトのリストを作成します。または、read_verilogへ渡すための Tcl リストを作成したり、各ファイルにread_verilogコマンドを使用したりすることもできます。