使用 Virtex-5 FPGA 器件实现 DDR SDRAM 控制器 (XAPP851) - 本应用指南描述了在 Virtex™-5 器件中实现的 200 MHz DDR SDRAM （JEDEC DDR400 (PC3200) 标准）控制器。本设计实现使用 IDELAY 单元调整读数据时序。读数据时序校准和调整在此控制器中完成。