使用 Vitis 进行嵌入式设计开发用户指南 (UG1701) - 2024.2 简体中文

Document ID: UG1701
Release Date: 2024-11-13
Version: 2024.2 简体中文

Vitis 入门
按设计进程浏览内容
Vitis 软件平台安装
安装 Vitis 软件平台
安装 Xilinx Runtime 和平台
安装嵌入式平台
设置 Vitis 环境
Vitis 简介
Vitis 关键概念
Vitis 工具概述
Vitis Unified IDE
编译器
连接器
封装器
分析器
调试器
教程与示例
Vitis 流程和构建环境
工作流程
Vitis 集成流程
Vitis 导出到 Vivado 流程
了解 Vitis 构建流程
Vitis IDE 工作空间
命令行建议
文件和目录
Vivado 和 Vitis 系统级依赖关系和构建交接
器件选择和执行目标
部件
定制平台
预构建的基础硬件平台
高级设计管理
并发开发和迭代开发
器件间移植
升级工具
创建和使用 Vitis 平台
固定平台对比可扩展平台
预构建基础平台
构建定制平台
平台创建基础
平台组件和架构
可扩展硬件平台
扁平的硬件设计平台
基于 DFX 的硬件平台
添加硬件接口
启用硬件仿真
使用 CED 设计的 Versal 硬件平台
生成 XSA
可扩展 XSA
固定 XSA
软件平台
创建嵌入式平台 (XPFM)
验证嵌入式平台
确认硬件平台
检查平台元数据
使用平台来处理简单的测试案例
使用 XSA 代替 XPFM 进行设计确认
开发 Vitis 内核与应用
Vitis 中的内核简介
AI 引擎内核与计算图开发
HLS 内核开发
HLS 内核接口要求
时钟和复位要求
数据驱动的内核
RTL 内核开发
RTL 内核接口要求
XRT 管理的内核的控制要求
中断
创建用户管理的 RTL 内核
将 RTL 代码封装为 Vitis XO
RTL 内核设计建议
AXI4 接口的存储器性能优化
结果质量考虑因素
调试和验证的考虑因素
主机应用开发
构建和运行系统
集成 AIE 和 PL 组件
链接系统
链接时启用剖析和调试
创建内核的多个实例
将内核端口映射到存储器
指定串流连接
管理时钟频率
识别平台时钟
将 PL 时钟与 AI 引擎同步
Vitis 导出到 Vivado 流程详细示例
Vitis 导出流程准则和限制
管理 Vivado 综合、实现和时序收敛
在 Vitis 集成流程中使用 Vivado
使用 --vivado 选项和 --advanced 选项
将 ELF 文件与 MicroBlaze 相关联
运行多项实现策略来实现时序收敛
使用 --to_step 并以交互方式启动 Vivado
集成系统
适用于 Vitis 流程的封装
适用于 Vitis 导出到 Vivado 流程的封装
DFX 平台封装
部署和运行系统
在开发板上运行应用
为 SD 卡处理文件和镜像
使用 Vitis 仿真流程进行应用验证
使用嵌入式平台
QEMU
在硬件仿真中构建系统
在硬件仿真中封装系统
在嵌入式处理器平台上运行系统
AI 引擎吞吐率估算
硬件仿真中的仿真器支持
使用仿真器波形查看器
波形视图和实时波形查看器
生成并打开波形报告
解读“Waveform”视图中数据
解读第三方仿真器的 TLM 波形数据
XSIM 波形中显示的 AXI 传输事务
在硬件仿真期间为 Vitis HLS 生成测试矢量
硬件仿真中的剖析和调试
使用 I/O 流量生成器
为设计添加流量生成器
为 AI 引擎设计使用流量生成器
在 AI 引擎计算图中使用流量生成器
用于串流流量的 AXI4-Stream I/O 模型
编写 Python 流量生成器
适用于 AI 引擎计算图的 Python API
适用于 PL 内核的 Python API
通用 Python API
以 C++ 编写流量生成器
通用 C++ API
使用 SV/Verilog 的外部 RTL 流量生成器
外部 RTL 流量生成器和仿真进程
外部 RTL 流量生成器和 AI 引擎仿真
在测试平台中例化 AI 引擎封装文件
为 Vivado 工程生成 sim_ipc_axis IP
将 RTL 流量生成器与 AI 引擎仿真一起运行
以 Python / C++ 运行流量生成器
硬件仿真的速度和精度
应用剖析和追踪
剖析应用
在应用中启用剖析
主机应用的定制剖析
C++ 代码剖析
C 语言代码剖析
启用 NoC-DDRMC 剖析
AI 引擎剖析
启用 AI 引擎剖析
基于 AI 引擎仿真的剖析
硬件仿真与硬件运行剖析
HLS 综合报告
生成并打开 HLS 报告
解读 HLS 报告
指南
打开指南报告
解读指南数据
追踪应用
在应用中启用追踪
连续追踪捕获
启用 AI 引擎状态生成
在基于 AI 引擎的仿真内启用追踪
硬件中的 AI 引擎事件追踪
调试系统工程
硬件剖析和调试方法论
阶段 1：设计执行与系统指标
阶段 2：系统剖析
阶段 3：PL 内核分析
硬件执行期间的调试
检查 FPGA 开发板所包含的硬件调试支持
启用内核以利用 Chipscope 进行调试
将调试 IP 添加到 RTL 内核
启用 ILA 触发器用于硬件调试
使用 GDB 暂停主机应用
利用 ChipScope 调试
运行 XVC 和硬件服务器
硬件调试的自动设置
硬件调试的手动设置
使用 Vivado 硬件管理器来调试设计
硬件调试工具
使用 Linux dmesg 实用工具
使用 xbutil 实用工具
阶段 4：AI 引擎事件追踪和分析
阶段 5：主机应用调试
应用挂起调试技巧
AXI 防火墙脱扣
由于 AXI 违例导致内核挂起
访问存储器时主机应用挂起
导致应用挂起的典型错误
防御性编程
嵌入式处理器的硬件调试
命令行调试示例
附加资源与法律声明
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支持资源
参考资料
修订历史
请阅读：重要法律声明

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