使用 Vitis 进行数据中心加速用户指南 (UG1700) - 2024.2 简体中文

Document ID: UG1700
Release Date: 2024-11-13
Version: 2024.2 简体中文

Vitis 入门
按设计进程浏览内容
Vitis 软件平台安装
安装 Vitis 软件平台
安装 Xilinx Runtime 和平台
设置 Vitis 环境
Vitis 简介
面向软件程序员的数据中心加速简介
术语
使用 Alveo 加速器卡
样本应用
Vitis 应用开发流程
内核开发最佳实践
主机编程最佳实践
后续步骤
面向 RTL 设计师的数据中心加速简介
术语
面向 RTL 设计师的 Vitis 开发流程
使用 Alveo 加速器卡
Vivado 开发流程与 Vitis 开发流程之间的区别
创建和封装 RTL 内核
构建内核与管理实现
使用 XRT API 编写主机应用
后续步骤
Vitis Unified IDE 简介
功能特性
组件和系统工程
系统工程配置文件
使用 Vitis 软件平台加速数据中心应用
简介
加速：工业类比法
方法论概述
建议
器件加速型应用的架构方法论
步骤 1：确立基线应用性能并确立目标
测量运行时间
测量吞吐量
确定可达到的最大吞吐量
确立总体加速目标
步骤 2：确定要加速的函数
识别性能瓶颈
确定加速潜力
步骤 3：确定器件并行化需求
估算无并行化情况下的硬件吞吐量
确定所需的并行度
确定数据路径应并行处理的样本数量
确定器件中可以例化和应该例化的内核数量
步骤 4：确定软件应用程序并行化需求
在运行器件内核时最大程度减少 CPU 空闲时间
使器件内核始终保持在使用中状态
对往来器件的数据传输进行优化
将目标应用时间线概念化
步骤 5：优化架构细节
完成内核边界
确定内核布局和连接
C/C++ 内核的开发方法论
关于高层次综合编译器
验证考虑因素
步骤 1：将代码分区为加载 - 计算 - 存储模式
使用所需的接口创建顶层函数
对加载函数和存储函数进行编码
将端口宽度与数据路径宽度匹配
使用突发传输
最大程度减少全局存储器的数据传输次数
编码计算函数
连接加载、计算和存储函数
步骤 2：将计算块分区为较小的函数
分解以识别吞吐量目标
以具有单循环嵌套的函数为目标
使用数据流“规范形式”连接计算函数
步骤 3：确定需要最优化的循环
步骤 4：改善循环时延
应用循环展开
应用阵列分区
步骤 5：提高循环吞吐量
消除 I/O 争用
消除循环进位依赖关系
高级技巧
利用 Vitis 数据中心加速的最佳实践
教程与示例
开发 Vitis 内核与应用
模型编程
设计拓扑
PL 内核属性
软件可控内核
设计语言
HW 接口
执行模式
数据驱动的内核
内核接口要求
时钟和复位要求
编写软件应用
指定器件 ID 并加载 XCLBIN
设置 XRT 管理的内核与内核实参
创建多个计算单元
在软件与 PL 内核之间传输数据
使用 XRT 管理的内核
使用用户管理的内核
总结
使用 C++ 开发 PL 内核
封装 RTL 内核
RTL 内核的要求
内核接口要求
XRT 管理的内核的控制要求
中断
创建用户管理的 RTL 内核
RTL 内核开发流程
将 RTL 代码封装为 Vitis XO
RTL 内核设计建议
AXI4 接口的存储器性能最优化
结果质量考虑因素
调试和验证的考虑因素
构建和运行系统
选择构建目标
硬件仿真目标
硬件执行目标
构建软件应用
为 x86 执行编译和链接
构建器件二进制文件
对 C/C++ PL 内核进行编译
链接系统
链接时启用剖析和调试
创建内核的多个实例
将内核端口映射到存储器
适用于 Alveo 加速器卡的其他存储器映射技巧
将 AXI 接口分配至 PLRAM
HBM 配置和使用
随机存取和 RAMA IP
在 Alveo 加速器卡上直接访问主机存储器
指定串流连接
在 Alveo 加速器卡上将计算单元分配给 SLR
适用于访问多个存储体的内核的 SLR 准则
管理时钟频率
使用 --freqhz 进行时钟管理
识别平台时钟
控制报告生成
管理 Vivado 综合、实现和时序收敛
在 Vitis 集成流程中使用 Vivado
使用 --vivado 选项和 --advanced 选项
将 ELF 文件与 MicroBlaze 相关联
运行多项实现策略来实现时序收敛
使用 --to_step 并以交互方式启动 Vivado
在硬件上运行系统
使用 Vitis 仿真流程进行应用验证
运行硬件仿真
硬件仿真的速度和精度
硬件仿真中的仿真器支持
硬件仿真中的仿真器支持
使用仿真器波形查看器
XSIM 波形中显示的 AXI 传输事务
在硬件仿真期间为 Vitis HLS 生成测试矢量
应用剖析和调试
剖析应用
在应用中启用剖析
连续追踪捕获
主机应用的定制剖析
C++ 代码剖析
C 语言代码剖析
启用低开销剖析
启用无开销剖析
指南
打开指南报告
解读指南数据
系统估算报告
打开系统估算报告
解读系统估算报告
设计和目标器件摘要
内核汇总
时序信息
时延信息
区域信息
HLS 综合报告
生成并打开 HLS 报告
解读 HLS 报告
剖析汇总报告
生成和打开剖析汇总报告
解读剖析汇总
时间线轨迹
生成并打开时间线轨迹
解读时间线轨迹
详细的内核追踪
使用突发数据传输
使用完整的 AXI 数据宽度
波形视图和实时波形查看器
生成并打开波形报告
解读“Waveform”视图中数据
解读第三方仿真器的 TLM 波形数据
调试系统工程
在硬件仿真中调试
利用 Vitis 编译器命令启用波形调试
运行实时波形模式
硬件仿真调试技巧
硬件执行期间的调试
启用内核以利用 Chipscope 进行调试
将调试 IP 添加到 RTL 内核
启用 ILA 触发器用于硬件调试
启动内核前添加 ILA 触发器
使用 GDB 暂停主机应用
利用 ChipScope 调试
检查 FPGA 开发板所包含的硬件调试支持
运行 XVC 和硬件服务器
硬件调试的自动设置
硬件调试的手动设置
在 Amazon F1 实例上启动调试服务器
使用 Vivado 硬件管理器来调试设计
专用调试网络的 JTAG 回退
JTAG 回退步骤
硬件调试工具
使用 Linux dmesg 实用工具
使用 xbutil 实用工具
应用挂起调试技巧
AXI 防火墙脱扣
由于 AXI 违例导致内核挂起
访问存储器时主机应用挂起
导致应用挂起的典型错误
防御性编程
命令行调试示例
附加信息
从现有工具移植
术语更改
控制文件差异
从传统 IDE 移植工程
移植到新的目标平台
设计移植
理解 FPGA 架构
了解目标平台
移植版本
主机代码移植
版本移植
修改内核布局
新硬件平台的含义
确定内核的布局位置
将内核分配给 SLR
满足时序要求
定制约束
时序收敛的考虑因素
OpenCL 编程
OpenCL 主机应用
OpenCL 可安装客户端驱动程序加载器
设置 OpenCL 环境
平台
器件
子器件
内容
命令队列
程序
在 FPGA 上执行命令
设置内核
设置内核参数
器件上的缓冲器分配
缓冲器创建和数据传输
由 XRT 分配缓冲器
使用主机指针缓冲器
分配页面对齐的主机存储器
子缓冲器
从器件缓冲器中读取某一特定部分
在多个存储器端口或多个内核之间共享器件缓冲器
最优化数据移动
将数据传输与内核计算重叠
缓冲存储器分段
内核执行
减少内核排队的开销
使用不同内核实现任务并行
空间数据并行化：增加计算单元数量
暂时性数据并行化：主机到内核数据流
启用主机到内核的数据流
对称计算单元和非对称计算单元
内核句柄和计算单元
使用计算单元名称来获取所有非对称计算单元的句柄
计算单元调度
多个有序命令队列
单个无序命令队列
事件同步
调试 OpenCL 内核
利用 printf() 调试 OpenCL 内核
在主机代码中分配 DDR 存储体
为内核代码分配全局存储器
创建多个 AXI 接口
后处理和 FPGA 清理
编译并链接主机应用
附加资源与法律声明
查找其他文档
支持资源
参考资料
修订历史
请阅读：重要法律声明

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