一些 AMD Zynq™ UltraScale+™ RFSoC 包含高度灵活的 Soft-Decision Forward Error Correction (SD-FEC) 核，用于数据解码和编码，作为对不可靠或有噪声的通信信道上的数据传输错误进行控制的手段。SD-FEC 核支持低密度奇偶校验 (LDPC) 解码/编码和 Turbo 解码，用于 5G 无线、回程、DOCSIS 和 LTE 应用。
如 SD-FEC 页面的表中所示，总共可使用 8 个核。
图 1. SD-FEC 表
以下输入可用于估算功耗：
- “Mode”（模式）
- 以下 SD-FEC 配置模式可供选择：
- LDPC Encode
- LDPC Decode
- Turbo Decode
- “Standard”（标准）
- 指定用于特定应用的标准。可选择下列任何标准：
- 5G
- DOCSIS
- Wi-Fi
- Custom
- LTE for Turbo Decode
- “Throughput Utilization”（吞吐量使用率）
- 指定 SD-FEC 核所用的吞吐量使用率。这是相对于核支持的最大吞吐量的实例吞吐量。
- “Clock”（时钟）
- 为 SD-FEC 核指定时钟。提供必要的输入后，PDM 会显示VCCINT和VCCSDFEC电源的估算功耗。