000039194 - 设计咨询 Versal X5PLL：对于某些拓扑结构，X5PLL 时序报告的抖动可能过低 - 如果使用 X5PLL 创建时钟，并且存在一条跨时钟域到另一个时钟修改块、MMCM、DPLL 或 X5PLL 的路径，那么由于 clock_uncertainty 计算中未正确使用 X5PLL_PHASE_JITTER，导致针对这 2 个时钟域之间的路径报告的时序可能偏低。

Release Date

2026-01-28

Revision

1.0 简体中文