FPGA および SoC 用 UltraFast 設計手法ガイド (UG949) - 2024.1 日本語

Document ID: UG949
Release Date: 2024-06-26
Version: 2024.1 日本語

概要
UltraFast 設計手法について
このユーザーガイドについて
UltraFast 設計手法チェックリストの使用
UltraFast 設計手法 DRC の使用
UltraFast 設計手法のシステムレベルのデザインフロー図の使用
UltraFast 設計手法のコンセプト
ハードウェアデザインの作成およびインプリメンテーション
開発サイクルの初期段階の影響
各設計段階での検証
短時間検証
Vivado Design Suite の使用
リビジョン管理システムを使用した Vivado Design Suite ソースの管理
Vivado Design Suite の新規リリースへのアップグレード
ボードおよびデバイスプランニング
PCB レイアウトに関する推薦事項
PCB 上の物理コンポーネントに対する配置
電源分配システム
熱ソリューションに関する考慮事項
PCB の設計に関する考慮事項
デバイスの消費電力およびシステムの依存性
デバイスの電源パス
電力タイプ
電源投入
スタートアップ電力
スタティック消費電力
ダイナミック消費電力
消費電力に影響する要因
消費電力に影響する環境要因
電源レール統合の消費電力への影響
消費電力モデルの精度
デバイスの消費電力と全般的なシステム設計プロセス
ワーストケースの消費電力解析
クロックリソースのプランニングおよび割り当て
I/O プランニングデザインフロー
I/O プランニングの実行可能な Vivado Design Suite プロジェクトタイプ
RTL 作成前の I/O プランニング
ネットリストベースの I/O プランニング
ピン互換デバイスの指定
ピン割り当て
ピン配置に AMD ツールを使用
必要な情報
ピン配置の選択
ピン配置選択の一般的なガイドライン
コンフィギュレーションピン
メモリインターフェイス
ギガビットトランシーバー (GT)
高速 I/O
内部 VREF および DCI カスケード制約
インターフェイスの帯域幅の検証
SSI デバイスでの設計
SSI のピン配置に関する注意事項
SLR (Super Logic Region)
SLR の名前
マスター SLR
シリコンインターポーザー
SLL (Super Long Line) 配線
伝搬の制限
SLR の使用に関する考慮事項
SLR の使用例
幅の広いバスが SLR 間をまたぐ場合
HBM デバイスでの設計
HBM デバイスを使用する場合の配置における考慮事項
SLR 間をまたぐパスのパイプライン処理における考慮事項
SLR0 内でのリソースプランニング
SLR0 内の PCIE4C から HBM AXI へのパス
コンフィギュレーション
ボード設計でのヒント
RTL を使用したデザインの作成
適切な RTL デザイン階層の定義
I/O コンポーネントを最上位付近に追加
クロックエレメントを最上位付近に挿入
データパスの論理境界にレジスタを付ける
フロアプランに関する考慮事項
ファンクションおよびタイミングデバッグ用の階層の最適化
モジュールレベルの属性の適用
アドバンス設計手法のための階層の最適化
高速 DSP デザインでの階層プランニング例
IP (Intellectual Property) の使用
IP 要件のプラニング
AMBA AXI
Vivado Design Suite の IP カタログ
カスタム IP
IP カタログでの IP の選択
IP のカスタマイズ
カスタマイズ GUI の使用
Tcl スクリプトの使用
IP のバージョンおよびリビジョン管理
RTL コーディングガイドライン
Vivado Design Suite HDL テンプレートの使用
制御信号および制御セット
リセット
リセットを使用する状況と使用する場所
同期リセット vs 非同期リセット
リセットのコード例: 同期リセットを持つ乗算器
リセットのコード例: 非同期リセットを持つ乗算器
HDL コードでリセットを削除する際の問題
クロックイネーブル
クロックイネーブルの作成
リセットとクロックイネーブルの優先順位
合成属性を使用したイネーブル/リセットの抽出の制御
DIRECT_ENABLE および DIRECT_RESET の使用
ロジックを制御ピンからデータピンに移動
制御信号に関するヒント
推論の理解
RAM および ROM の推論
RAM をインプリメントする際のパフォーマンスに関する考慮事項
ブロック RAM 出力レジスタが推論されない状況
読み出しデータレジスタの出力のファンアウトを確認
アドレス/読み出しデータレジスタのリセット信号を確認
レジスタにフィードバック構造がないことを確認
メモリを UltraRAM ブロックにマップ
DSP および演算ブロックを最適に推論するためのコード記述
シフトレジスタおよび遅延ラインコード記述
推論されたレジスタ、SRL、およびメモリの初期化
インスタンシエートするか推論するかの判断
合成ツールの最適化
インスタンシエーションが必要な場合
最大周波数を向上するためのコーディングスタイル
クリティカルパスでのファンアウトの大きいネット
ネットを必要としないデザイン部分でのロードの削減
ファンアウトの大きいネットドライバーの複製
パイプラインに関する注意事項
SSI デバイスのパイプラインを考慮
パイプラインを前もって考慮
推論ロジックをチェック
パイプライン処理が必要かどうかの決定
レイテンシのバランス
パイプラン段数と SRL の使用量のバランス
不要なパイプラインを回避
パイプラインマクロプリミティブを考慮
自動パイプライン処理に関する注意事項
消費電力を向上するためのコーディングスタイル
クロックまたはデータパスにゲートを付ける
ゲートで制御するエレメントの数を最大にする
専用クロックバッファーのクロックイネーブルピンを使用する
プライオリティエンコーダーが不要な場合は case ブロックを使用する
ブロック RAM でのパフォーマンスと消費電力のトレードオフ
消費電力とクロック周波数のバランスを取るためのワード数の多いメモリの分解
RTL DRC の実行
クロッキングガイドライン
UltraScale デバイスのクロッキング
クロックプリミティブ
グローバルクロックバッファーの接続および配線トラック
クロックの配線、ルート、および分配
クロックツリーの配置配線
クロッキング機能
ファンアウトの大きいクロック
ファンアウトの小さいクロック
ファンアウトの大きいクロックと小さいクロックのバランス
クロック制約
IO/MMCM/PLL/GT の LOC 制約
クロックバッファーでの CLOCK_REGION プロパティの使用
Pblock を使用してクロックバッファーの配置を制限
クロックネットへの USER_CLOCK_ROOT プロパティの使用
複数のクロックネットでの CLOCK_DELAY_GROUP 制約の使用
CLOCK_DEDICATED_ROUTE 制約の使用
CLOCK_LOW_FANOUT 制約の使用
クロッキングトポロジの推奨事項
並列クロックバッファー
カスケードクロックバッファー
クロックマルチプレクサー
PLL/MMCM フィードバックパスと補正モード
BUFG_GT 分周器
SelectIO クロッキング
ISERDESE3 および IDDRE1 のクロッキング
OSERDESE3 クロッキング
MMCM ZHOLD/BUF_IN 補正を使用した I/O タイミング
同期 CDC
GT インターフェイスのクロッキング
ダイナミックドライバー付き BUFG_GT
シングルクワッド vs. マルチクワッドインターフェイス
[RT]XUSRCLK/[RT]XUSRCLK2 スキューの一致
Integrated Block for PCI Express の CORECLK/PIPECLK/USERCLK スキューの一致
7 シリーズデバイスのクロッキング
水平クロック領域バッファーをクロックゲーティングに使用
SSI デバイスのクロックに関する追加の考慮事項
SSI テクノロジデバイスのグローバルクロックリソースのクロックスキュー
クロック構造の設計
推論
合成制約および属性
IP の使用
インスタンシエーション
クロックの位相、周波数、デューティサイクル、およびジッターの制御
クロック調整ブロック (MMCM および PLL) の使用
クロックに IDELAY を使用した位相制御
ゲーテッドクロックの使用
クロックゲーティングをクロックイネーブルに変換
クロックバッファーのゲーティング
デバイススタートアップの制御と同期化
ローカルクロックを避ける
出力クロックの作成
プラットフォームおよび Dynamic Function eXchange でのクロッキングに関する推奨事項
DFX でのクロックネットの動作
リコンフィギャラブルモジュールの内部クロックネット
境界クロックネット
クロック乗せ換え
1 ビット CDC
複数ビット CDC
MTBF のための最適化
DEST_SYNC_FF パラメーターに正しい値を選択
デザインを正しく制約
デザイン制約
コンパイル用のデザイン制約の分類
推奨される制約ファイル
単純なデザイン
複雑なデザイン
読み出しシーケンスの検証
推奨される制約の順序
合成制約の作成
インプリメンテーション制約の作成
ブロックレベルの制約の作成
Vitis 環境の制約の指定
タイミング制約の定義
4 段階でのタイミング制約の定義
クロック制約の定義
クロックソースの特定
クロックネットワークレポート
チェックタイミングレポート
プライマリクロックの作成
入力ポート
7 シリーズデバイスのギガビットトランシーバーの出力ピン
一部のハードウェアプリミティブの出力ピン
生成クロックの作成
自動派生クロック
ユーザー定義の生成クロック
マスタークロックと生成クロック間のパス
クロック定義および範囲の検証
クロック特性の調整
ジッター
その他のばらつき
ソースのクロックレイテンシ
MMCM または PLL の外部フィードバックループ遅延
入力ポートおよび出力ポートの制約
システムレベルの視点
入力遅延の定義
出力遅延の定義
基準クロックの選択
各ポートに関連するクロックの特定
ボード回路図の確認
デザイン回路図の確認
ポートの入出力のタイミングのレポート
自動的に認識されたサンプリングクロックの使用
プライマリクロックの使用
仮想クロックの使用
生成クロックの使用
基準クロックの立ち上がり/立ち下がりエッジ
遅延制約の確認
I/O パスレポートのコマンドラインの例
入力から出力までのフィードスルーパス
例 1
例 2
XDC テンプレートの使用: ソース同期インターフェイス
クロックグループおよび CDC 制約の定義
クロックの関連性の確認
同期
非同期
排他的
クロックペアの分類
クロック関連性レポート
チェックタイミングレポート
排他的なクロックグループの制約
同じクロックソースで定義されたクロックの重複
クロックマルチプレクサーで駆動されるクロックの重複
非同期クロックグループおよびクロック乗せ換えの制約
CDC レポート
クロック間の双方向のグローバル制約
各 CDC パスの制約
set_max_delay より優先されるクロック例外
タイミング例外の指定
タイミング例外のガイドライン
タイミング例外の優先度と規則
フォルスパス制約の追加
ユースケース
インプリメンテーションへの影響
合成への影響
インプリメンテーションへの影響
最小および最大遅延制約の追加
ユースケース
合成への影響
インプリメンテーションへの影響
パス分割の回避
有効な始点および終点
マルチサイクルパス制約の追加
ホールドを変更しないままセットアップ要件を緩和
合成およびインプリメンテーションへの影響
典型的なミス
その他のアドバンスタイミング制約
ケース解析
タイミングのディスエーブル
データチェック
最大タイムボローイング
消費電力および熱制約の定義
物理制約の定義
デザインインプリメンテーション
合成の実行
合成フロー
グローバル合成
ブロックデザインの合成
アウトオブコンテキスト合成
インクリメンタル合成
合成最適化
[Synthesis] ページ
合成属性
KEEP および DONT_TOUCH
MAX_FANOUT
ブロックレベル合成ストラテジ
合成後の処理
DRC の確認および修正
[Report Methodology] の実行
合成ログの確認
タイミング制約の確認
合成後の QoR の評価
ガイドラインに従って残りの違反を解決
ロジック段数が多い場合の処理
使用率の確認
クロックツリーの確認
クロックバッファーの使用率
クロックツリーのトポロジ
デザインのインプリメンテーション
プロジェクトモードまたは非プロジェクトモードの使用
ストラテジ
指示子
反復フロー
チェックポイントを使用したさまざまな段階でのデザイン解析
インタラクティブレポートファイルの使用
インクリメンタルインプリメンテーションフローの使用
自動インクリメンタルインプリメンテーションモード
インクリメンタル指示子およびターゲット WNS
インクリメンタルフローの設定
並列実行
コンパイル時間に関する考慮事項
合成済みデザインを開く
ロジック最適化 (opt_design)
最適化の解析
配置 (place_design)
配置解析
物理最適化 (phys_opt_design)
物理合成の必要性
配線 (route_design)
配線解析
配線コンパイル時間
デザインクロージャ
タイミングクロージャ
タイミングクロージャの理解
制約が有効であることの確認
正のタイミングスラックの確認
タイミングレポートの理解
デザインが適切に制約されているかを確認
check_timing で検出された問題の修正
no_clock および unconstrained_internal_endpoints
generated_clocks
loops および latch_loops
no_input_delay、no_output_delay、partial_input_delay、partial_output_delay
multiple_clock
report_methodology で検出された問題の修正
タイミングクロージャに影響する設計手法 DRC
サインオフの質およびハードウェアの安定性に影響する問題をレポートする設計手法 DRC
その他のタイミング設計手法 DRC
デザインの最大周波数の評価
デザインのベースライン制約の作成
ベースライン制約の定義
作成する必要のあるクロックの特定
不足しているクロックがないことの確認
クロック乗せ換えの制約
クロック関連性の確認
共通のプライマリクロックを持たないクロックペアの特定
厳しいタイミング要件の特定
プライマリクロックと生成クロックを同時に制約
I/O 制約およびタイミング例外の制限
各段階後のデザイン WNS の評価
合成後およびロジック最適化後
配置の前後
物理最適化の前後
配線の前後
ベースライン制約の作成とタイミング制約の検証
タイミング違反の解析および解決
タイミング違反の根本的な原因の特定
タイミングスラックの確認
デザイン解析レポートの使用
パス特性の解析
ロジック段と配線分布の表での確認
データパス遅延およびロジック段数
クロックのスキューとばらつき
ロジック遅延の削減
通常のファブリックパスを最適化
専用ブロックおよびマクロプリミティブを含むパスを最適化
物理制約によるネット遅延の削減
密集によるネット遅延の削減
密集エリアおよび密集レベルの定義
密集レベルの範囲
[Device] ウィンドウでのインターコネクトの密集度
配置ログでの密集のレポート
配線ログでの密集のレポート
デザイン解析レポートの密集レポート
デザイン解析レポートの複雑性レポート
クロックスキューの削減
同期クロックの使用
同期クロック乗せ換えパスの制限
非同期クロック間にタイミング例外を追加
クロックスキューを削減するための一般的な手法
7 シリーズデバイスでスキューを向上する手法
UltraScale および UltraScale+ デバイスでのスキューの向上
UltraScale および UltraScale+ デバイスでのクロック遅延の削減
クロックのばらつきの削減
MMCM 設定を使用したクロックのばらつきの削減
BUFGCE_DIV を使用したクロックのばらつきの削減
一般的なタイミングクロージャ手法
ブロックレベル合成ストラテジを使用したネットリストの向上
ロジック段数の削減
制御セットの削減
制御セットのガイドライン
制御セット数の削減
ファンアウトの大きいネットを最適化
レジスタの複製の使用
ファンアウトの大きいネットをグローバル配線に移動
物理最適化の使用
group_path コマンドを使用したクリティカルロジックの優先度の指定
配線の前に大きなホールド違反を修正
密集の解消
デバイス使用率の低減
SSI デバイスでの SLR 使用率のバランス
配置および配置の異なる指示子を使用
境界をまたぐ最適化をオフにする
MUXF のマップの削減
LUT の組み合わせをディスエーブル
密集エリアのファンアウトの大きいネットを制限
セル膨張の使用
コンパイルフローの調整
ストラテジおよび指示子の使用
ML ストラテジ
定義済みストラテジ
カスタムストラテジ
最適化済みイテレーションの使用
デザインの制約を厳しくする
フロアプラン
クリティカルロジックのグループ化
配置結果の再利用
インクリメンタルインプリメンテーションの使用
質の高い基準チェックポイントを選択する
高再利用モードではインクリメンタルインプリメンテーションの指示子を選択する
フロアプランおよび過剰な制約の回避
XPIO と PL のインターフェイスのタイミング手法
SSI テクノロジに関する考慮事項
ハード SLR フロアプラン制約の使用
ソフト SLR フロアプラン制約の使用
SLR をまたぐレジスタの使用
SLR をまたぐパスでの自動パイプラインの使用
ロジックのクラスター化
インテリジェントデザイン run の使用
消費電力クロージャ
フローを通した消費電力見積もり
消費電力制約アドバイザーの使用
推奨される消費電力制約
推奨される最小限の制約
推奨される追加の制約
正確な消費電力解析のためのベストプラクティス
消費電力解析を実行した後にデザインの電力分配を確認
消費電力解析を実行した後に制御信号のアクティビティを調整
消費電力の最適化
消費電力見積もりおよび最適化結果の解析
消費電力最適化の実行
消費電力最適化レポートの使用
タイミングレポートを使用して消費電力最適化の影響を確認
消費電力とタイミングスラック
DRC クロージャ
コンフィギュレーションおよびデバッグ
コンフィギュレーション
デバッグ
PL のデバッグ
ILA コアの使用
デザインのプローブ
デバッグネットの選択
MARK_DEBUG を使用したデバッグプローブネットの名前の保持
ILA コアとタイミングに関する考慮事項
高速クロックを使用する ILA コアデザイン
VIO コアの使用
VIO コアに関する考慮事項
Vivado IP インテグレーターを使用したデザインのデバッグ
Vivado ハードウェアマネージャーを使用した AXI インターフェイスのデバッグ
In-System IBERT の使用
デバッグ関連の DRC の実行
インプリメント済みネットリストを変更して既存のデバッグプローブを置換
インプリメント済みネットリストでの ILA コアの挿入、削除、および変更
配線後の ECO を使用したネットの外部ピンへの接続
リモートデバッグの使用
その他のリソースおよび法的通知
その他の資料
サポートリソース
参考資料
Vivado Design Suite ユーザーガイドおよびリファレンスガイド
Vivado Design Suite チュートリアル
その他の AMD 資料
トレーニングリソース
改訂履歴
お読みください: 重要な法的通知

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