Vivado Design Suite ユーザーガイド: デザインフローの概要 (UG892) - 2024.2 日本語 - UG892

Document ID: UG892
Release Date: 2024-11-13
Version: 2024.2 日本語

Vivado システムレベルデザインフロー
この資料に関連する設計プロセス
業界標準に基づいたデザイン
デザインフロー
RTL からビット-ストリームまでのデザインフロー
RTL デザイン
IP デザインとシステムレベルデザインの統合
IP サブシステムデザイン
I/O およびクロックプランニング
AMD プラットフォームボードサポート
合成
デザイン解析およびシミュレーション
配置および配線
ハードウェアデバッグおよび検証
その他の RTL からビット-ストリームまでのデザインフロー
カーネルフローのアクセラレーション
エンベデッドプロセッサデザイン
Model Composer を使用したモデルベースのデザイン
AMD Vitis Model Composer を使用したモデルベースの DSP デザイン
高位合成の C ベースデザイン
Dynamic Function eXchange デザイン
階層デザイン
使用モデル
Vivado Design Suite の使用モデル
Vivado 統合設計環境 (IDE) の使用
Windows での Vivado IDE の起動
Windows または Linux のコマンドラインからの Vivado IDE の起動
Vivado Design Suite の Tcl シェルからの Vivado IDE の起動
Tcl の使用
Vivado Design Suite Tcl シェルの起動
バッチ Tcl スクリプトを使用した Vivado ツールの起動
Tcl フローでの Vivado IDE の使用
AMD Vivado Store の使用
AMD Tcl アプリケーション
ボードファイル
サンプルデザイン
プロジェクトモードと非プロジェクトモードの理解
プロジェクトモード
非プロジェクトモード
機能の違い
コマンドの違い
サードパーティデザインソフトウェアツールの使用
ロジック合成の実行
ロジックシミュレーションの実行
PCB 設計との関係
プロジェクトモードの使用
プロジェクトモードの利点
プロジェクトの作成
さまざまなタイプのプロジェクト
プロジェクトモードでのソースファイルの管理
読み取り専用のリモートソースの使用
プロジェクトのアーカイブ
プロジェクトを再作成する Tcl スクリプトの作成
リビジョン管理システムの使用
Flow Navigator の理解
システムレベルのデザイン入力
階層ソースファイルの自動コンパイルと管理
RTL の開発
RTL のエラボレーションおよび解析
タイミング制約の開発および検証
IP の操作
IP のコンフィギュレーション
IP 出力ファイルの生成
IP コアコンテナーの使用
アウトオブコンテキストデザインフロー
IP の制約
IP の検証
メモリ IP の使用
カスタム IP および IP サブシステムのパッケージ化
IP のアップグレード
IP インテグレーターを使用した IP サブシステムの作成
IP サブシステムの構築
ブロックデザインコンテナー
ブロックデザインでの RTL モジュールの参照
設計アシスタンス
プラットフォームボードフロー
IP サブシステムの検証
ブロックデザインの出力ファイルの生成
ブロックデザインの最上位デザインへの統合
ロジックシミュレーション
シミュレーションフローの概要
シミュレーションライブラリのコンパイル
シミュレーションの時間の精度
デザインフロー早期の論理シミュレーション
シミュレーションでの構造ネットリストの使用
タイミングシミュレーション
シミュレーションフロー
統合シミュレーション
バッチシミュレーション
ロジック合成およびインプリメンテーションの実行
ロジック合成
インプリメンテーション
合成およびインプリメンテーション run の設定
run の作成および管理
[Design Runs] ウィンドウでの run の管理
run のリセット
リモートクラスターでの run の実行
インクリメンタルコンパイルを使用したインプリメンテーションの実行
インテリジェントデザイン run を使用したタイミングクロージャ
エンジニアリングチェンジオーダー (ECO) の実装
ログファイル、メッセージ、レポート、プロパティの表示
ログファイルの表示
メッセージの表示
レポートの表示
デバイスプロパティの表示および編集
デザイン解析および制約定義の実行
エラボレート済み RTL デザインを開く
データフローデザインの開始
合成済みデザインを開く
インプリメント済みデザインを開く
最新の状態ではないデザインのアップデート
デザインタスク実行のためのレイアウトの使用
デザインへの変更の保存
元の XDC 制約ファイルへの変更の保存
新しい XDC 制約ファイルへの変更の保存
デザインを閉じる
インプリメンテーション結果の解析
タイミング解析の実行
レポートの実行: DRC、消費電力、および使用率解析
デバイスのプログラム、ハードウェア検証、およびデバッグ
デバッグでのエンジニアリングチェンジオーダー (ECO) のインプリメント
プロジェクトモードでの Tcl コマンドの使用
プロジェクトモードの Tcl スクリプトの例
RTL プロジェクトの Tcl スクリプト
ネットリストプロジェクトの Tcl スクリプト
非プロジェクトモードの使用
非プロジェクトモードの利点
デザインソースの読み込み
ソースファイルの管理
リビジョン管理システムの使用
サードパーティの合成済みネットリストの使用
IP および IP サブシステムの使用
ロジックシミュレーションの実行
ロジック合成およびインプリメンテーションの実行
レポートの生成
デザインチェックポイントの使用
Vivado IDE を使用したデザイン解析
アクティブデザインから Vivado IDE を開く
アクティブデザインへの変更の保存
Vivado IDE でデザインチェックポイントを開く
デザインチェックポイントへのデザインの変更点の保存
非プロジェクトモードでの Tcl コマンドの使用
非プロジェクトモードの Tcl スクリプトの例
ソース管理およびリビジョン管理の推奨事項
リビジョン管理システムの使用
プロジェクトビルド手法と非プロジェクトビルド手法
プロジェクトのソースタイプ
RTL、XDC、DCP
XCI
BD
プロジェクトのリビジョン管理方法
スクリプトベースのリビジョン管理方法
プロジェクトを再作成するためのスクリプト作成
ソースベースのリビジョン管理方法
スクリプトベースおよびソースベースのリビジョン管理方法の比較
その他のファイルをリビジョン管理
オプションでリビジョン管理できる出力ファイル
デザインのアーカイブ
その他のリソースおよび法的通知
その他の資料
サポートリソース
参考資料
トレーニングリソース
改訂履歴
お読みください: 重要な法的通知

Back to home page