Spartan UltraScale+ FPGA SelectIO リソースユーザーガイド (UG861) - UG861

Document ID: UG861
Release Date: 2024-12-23
Revision: 1.0 日本語

SelectIO インターフェイスリソースの概要
UltraScale アーキテクチャの概要
I/O タイルの概要
旧世代との違い
各バンクタイプの特徴
SelectIO IOB テクノロジとサポートされる規格
SelectIO インターフェイスの一般的なガイドライン
I/O バンクの規則
SelectIO ピンの電源電圧
VCCO
VREF
VCCAUX
VCCAUX_HDIO、VCCAUX_HPIO、および VCCAUX_XP5IO
VCCINT_IO
コンフィギュレーション中およびコンフィギュレーション後の I/O のステート
HP I/O バンクの DCI
はじめに
Match_cycle コンフィギュレーションオプション
DCIUpdateMode コンフィギュレーションオプション
DCIRESET プリミティブ
制御インピーダンスドライバー (ソース終端)
分割終端 DCI (VCCO/2 へのテブナン等価終端)
シングル終端 DCI
VRP 外部抵抗のデザイン移行ガイドライン
T_DCI デザイン移行ガイドライン
DCI I/O 規格のサポート
HP および HD I/O バンクにおけるキャリブレーションなしの入力終端
HP I/O バンクにおけるキャリブレーションなしのソース終端
HP I/O バンクにおけるレシーバーオフセット制御
HP I/O バンクにおけるレシーバー VREF スキャン
SelectIO IOB インターフェイスプリミティブ
IBUF
IBUF_IBUFDISABLE
IBUF_INTERMDISABLE
IBUFE3
IBUFDS
IBUFDS_DIFF_OUT
IBUFDS_DIFF_OUT_IBUFDISABLE
IBUFDS_DIFF_OUT_INTERMDISABLE
IBUFDS_IBUFDISABLE
IBUFDS_INTERMDISABLE
IBUFDSE3
IBUFDS_DPHY
IOBUF
IOBUF_DCIEN
IOBUF_INTERMDISABLE
IOBUFE3
IOBUFDS
IOBUFDS_DCIEN
IOBUFDS_DIFF_OUT
IOBUFDS_DIFF_OUT_DCIEN
IOBUFDS_INTERMDISABLE
IOBUFDS_DIFF_OUT_INTERMDISABLE
IOBUFDSE3
OBUF
OBUFDS
OBUFT
OBUFTDS
OBUFDS_DPHY
HPIO_VREF
SelectIO インターフェイスの属性と制約
PACKAGE_PIN 制約
IOSTANDARD 属性
IBUF_LOW_PWR Attribute (HP I/O のみ)
出力スルーレートの属性
出力駆動能力の属性
PULLTYPE 属性
オンダイ終端 (ODT) 属性
ソース終端属性 (OUTPUT_IMPEDANCE)
差動終端属性
内部 VREF
DQS_BIAS (HP I/O バンクのみ)
トランスミッタープリエンファシス
LVDS トランスミッタープリエンファシス
レシーバー EQUALIZATION
レシーバー OFFSET 制御
VREF_CNTR
DATA_RATE
I/O リソースの VHDL/Verilog の例
サポートされる I/O 規格および終端
LVTTL
LVCMOS
LVDCI
HSLVDCI
HSTL
HSTL_ I、HSTL_ I_18
HSTL_I_12
HSTL_ I_DCI、HSTL_I_DCI_12、および HSTL_ I_DCI_18
DIFF_HSTL_I および DIFF_HSTL_I_18
DIFF_HSTL_I_DCI および DIFF_HSTL_I_DCI_18
DIFF_HSTL_I_12
DIFF_HSTL_I_12_DCI
HSTL クラス I (1.2V、1.5V、1.8V)
差動 HSTL クラス I
HSTL で使用可能な属性
SSTL
SSTL18_I、DIFF_SSTL18_I
SSTL18_I_DCI、DIFF_SSTL18_I_DCI
SSTL15、SSTL135、SSTL12、DIFF_SSTL15、DIFF_SSTL135、DIFF_SSTL12
SSTL15_DCI、SSTL135_DCI、SSTL12_DCI、DIFF_SSTL15_DCI、DIFF_SSTL135_DCI、DIFF_SSTL12_DCI
SSTL18、SSTL15、SSTL135、SSTL12
差動 SSTL18、SSTL15、SSTL135、SSTL12
HSUL_12
HSUL_12 および DIFF_HSUL_12
HSUL_DCI_12 および DIFF_HSUL_12_DCI
HSUL_12
差動 HSUL_12
POD12 および POD10
POD10、POD12、DIFF_POD10、および DIFF_POD12
POD10_DCI、POD12_DCI、DIFF_POD10_DCI、および DIFF_POD12_DCI
POD
差動 POD
LVDS および LVDS_25
トランスミッターの終端
レシーバーの終端 (HP I/O バンクのみ)
SUB_LVDS
SLVS_400
LVPECL
MIPI D-PHY
MIPI_DPHY_DCI I/O 規格
HP I/O バンクの差動 I/O 規格における内部差動終端の動作
同じバンク内で複数の I/O 規格を併用する場合の規則
XP5IO の機能と対応規格
同時スイッチ出力
SSO の影響を低減するピン配置
HP I/O バンクの SelectIO インターフェイスロジックリソース
HP I/O バンクの概要
コンポーネントプリミティブ
シンプルなレジスタ付き入力および出力
IDDRE1
OPPOSITE_EDGE モード
SAME_EDGE モード
SAME_EDGE_PIPELINED モード
IDDRE1 のポート
IDDRE1 の属性
ODDRE1
ODDRE1 のポート
ODDRE1 の属性
シリアライズされるトライステートを用いた ODDR
ISERDESE3
ISERDESE3 のポート
ISERDESE3 の属性
OSERDESE3
OSERDESE3 のポート
OSERDESE3 の属性
IDELAYE3
IDELAYE3 のポート
IDELAYE3 の属性
DELAY_SRC 属性
CASCADE 属性
DELAY_FORMAT 属性
DELAY_VALUE 属性
UPDATE_MODE 属性
DELAY_TYPE 属性
FIXED モード
VARIABLE モード
VAR_LOAD モード
ODELAYE3
ODELAYE3 のポート
ODELAYE3 の属性
CASCADE 属性
DELAY_FORMAT 属性
DELAY_VALUE 属性
UPDATE_MODE 属性
DELAY_TYPE 属性
FIXED モード
VARIABLE モード
VAR_LOAD モード
IDELAYCTRL
IDELAYCTRL のポート
コンポーネントモードのリセットシーケンス
リセットの適用
リセットのリリース
コンポーネントプリミティブを使用したクロッキングに関する注意事項
コンポーネントモードを使用する双方向シグナリング
ニブル内でのネイティブモードと非ネイティブモードの I/O の混在
ネイティブプリミティブ
RXTX_BITSLICE
入力および出力遅延ライン
遅延ラインのカスケード接続
トライステート制御
FIFO
RXTX_BITSLICE レシーバー機能
レシーバーのセットアップ
必要な周波数の計算
ネイティブ入力遅延タイプの使用
FIXED モード
VARIABLE モード
VAR_LOAD モード
FIFO の機能
RXTX_BITSLICE トランスミッター機能
トランスミッターのセットアップ
ネイティブ出力遅延タイプの使用
FIXED モード
VARIABLE モード
VAR_LOAD モード
RXTX_BITSLICE のポート
RXTX_BITSLICE の属性
IS_…_INVERTED の属性
RX_BITSLICE
RX_BITSLICE の機能
RX_BITSLICE のポート
RX_BITSLICE の属性
拡張遅延制御信号
TX_BITSLICE
TX_BITSLICE の機能
TX_BITSLICE のポート
TX_BITSLICE の属性
TX_BITSLICE_TRI
TX_BITSLICE_TRI の機能
TX_BITSLICE_TRI のポート
TX_BITSLICE_TRI の属性
BITSLICE_CONTROL
BITSLICE_CONTROL のポート
BITSLICE_CONTROL の属性
ネイティブモードのブリングアップおよびリセット
リセットのリリース
リセットの適用
複数のバンクを使用するインターフェイスのブリングアップ
1 つのバンクを共有する複数インターフェイスのブリングアップ
ネイティブモードでのクロッキング
受信クロッキング
送信クロッキング
インターニブルクロッキング
インターバイトクロッキング
インターバイトクロッキングの注意事項
ビルトイン自動キャリブレーション
BISC に関連するポートおよび属性
BISC キャリブレーションの手順
ステップ 1: アライメント
ステップ 2: 遅延キャリブレーション
ステップ 3: 継続的な VT トラッキング
レジスタインターフェイスユニット (RIU)
RIU の書き込み
RIU の読み出し
RIU ポート
レジスタ定義およびアドレス
HD I/O インターフェイスロジックリソース
ZHOLD
DDR 入力 (IDDRE1)
DDR 出力 (ODDRE1)
XP5IO I/O インターフェイスロジックリソース
XP5IO PHY ニブル
同時スイッチングノイズ (SSN) 解析の終端オプション
終端オプション
その他のリソースおよび法的通知
その他の資料
サポートリソース
参考資料
改訂履歴
お読みください: 重要な法的通知

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