reset_n

この図 に reset_n の終端を示します。 グランドに接続した 4.7 k Ω の抵抗によって、FPGA の電源投入中に reset_n が Low に維持されます。 FPGA の電源切断中にセルフ リフレッシュが必要な場合、reset_n がその間 High に維持されるように回路を追加する必要があります。

図 2-35: DDR4 DRAM 内の reset_n の終端

X-Ref Target - Figure 2-35