alert_n - UG583

コンポーネント インターフェイスを使用する Zynq UltraScale+ MPSoC デザインでは、PS_DDR_ALERT_N ピンを DDR4 デバイスの ALERT_N ピンにフライバイ配線で接続し、50Ω プルアップ抵抗を使用して V_DD に終端します。DIMM を使用する Zynq UltraScale+ MPSoC デザインでは、PS_DDR_ALERT_N ピンをコネクタの ALERT_N ピンに接続します。PL ベースのデザインでは、コントローラーは ALERT_N ピンを生成しませんが、DDR4 コンポーネントの ALERT_N 信号をフライバイ配線でまとめて接続し、50Ω プルアップ抵抗を使用して V_DD に終端する必要があります。DIMM を使用する PL ベースのデザインでは、ALERT_N ピンはコネクタ側でフロートのままにします。ALERT_N 信号には、スキューや長さの整合の要件はありません。

次の表に、DDR4 SDRAM フライバイ配線のアドレス、コマンド、制御信号のインピーダンス、長さ、間隔に関するガイドラインを示します。

DDR4 SDRAM のクラムシェル トポロジでは、制御、アドレス、コマンド信号に交互フライバイ トポロジを使用することを推奨します。交互層の配線により、各メモリ デバイスで適切に信号負荷のバランスが保たれます。FPGA が上層に配置された次の図に示すように、上層のデバイス 1、3、5、7、9 への内部層の配線は上層近くにあり、下層のデバイス 2、4、6、8 への内部層の配線は下層近くにあります。

DDR4 SDRAM クラムシェル トポロジは、上層の DRAM 用と下層の DRAM 用に 1 つずつ、合計 2 つの個別チップ セレクト (CS) 信号を使用します。これらの信号は、図 1 および前の表に定義した標準のフライバイ トポロジと同様に配線する必要があります。

次の表に、DDR4 SDRAM クラムシェル配線のアドレス、コマンド、制御信号のインピーダンス、長さ、間隔に関するガイドラインを示します。L2 セグメントに追加される長さに注意してください。