コンポーネント インターフェイスを使用する Zynq UltraScale+ MPSoC デザインでは、PS_DDR_ALERT_N ピンを DDR4 デバイスの ALERT_N ピンにフライバイ配線で接続し、50 Ω プルアップ抵抗を使用して V DD に終端します。 DIMM を使用する Zynq UltraScale+ MPSoC デザインでは、PS_DDR_ALERT_N ピンをコネクタの ALERT_N ピンに接続します。 PL ベースのデザインでは、コントローラーは ALERT_N ピンを生成しませんが、DDR4 コンポーネントの ALERT_N 信号をフライバイ配線でまとめて接続し、50 Ω プルアップ抵抗を使用して V DD に終端する必要があります。 DIMM を使用する PL ベースのデザインでは、ALERT_N ピンはコネクタ側でフロートのままにします。ALERT_N 信号には、スキューや長さの整合の要件はありません。
表: DDR4 SDRAM フライバイ配線のアドレス、コマンド、制御信号のインピーダンス、長さ、間隔に関するガイドライン に、DDR4 SDRAM フライバイ配線のアドレス、コマンド、制御信号のインピーダンス、長さ、間隔に関するガイドラインを示します。
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パラメーター |
L0
|
L1
|
L2
|
L3 |
L4
|
単位 |
|---|---|---|---|---|---|---|
|
トレース タイプ |
ストリップ
|
ストリップライン |
ストリップライン |
ストリップライン |
ストリップライン |
– |
|
シングルエンド インピーダンス Z 0 |
50±10% |
36±10% |
50±10% |
50±10% |
39±10% |
Ω |
|
トレース幅 |
4.0 |
7.0 |
4.0 |
4.0 |
6.0 |
mil |
|
トレース長 |
0.0 ～ 4.0 |
0.0 ～ 0.1 |
0.35 ～ 0.75 |
0 ～ 1 |
inch |
|
|
アドレス、コマンド、制御信号間の間隔 (最小値) |
4.0 |
8.0 (2) |
4.0 |
8.0 |
8.0 |
mil |
|
クロック信号との間隔 (最小値) |
8.0 |
20 |
8.0 |
20 |
20 |
mil |
|
ほかのグループ信号との間隔
|
8.0 |
30 |
30 |
30 |
30 |
mil |
|
PCB ビアの最大数 |
7 |
– |
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注記: 1. 「 メモリの一般的な配線ガイドライン 」 の第 2 項を参照してください。 |
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DDR4 SDRAM のクラムシェル トポロジでは、制御、アドレス、コマンド信号に交互フライバイ トポロジを使用することを推奨します。交互層の配線により、各メモリ デバイスで適切に信号負荷のバランスが保たれます。FPGA が上層に配置された この図 に示すように、上層のデバイス 1、3、5、7、9 への内部層の配線は上層近くにあり、下層のデバイス 2、4、6、8 への内部層の配線は下層近くにあります。
注記: 終端抵抗は上層または下層のどちらにも配置できます。
DDR4 SDRAM クラムシェル トポロジは、上層の DRAM 用と下層の DRAM 用に 1 つずつ、合計 2 つの個別チップ セレクト (CS) 信号を利用します。これらの信号は、 この図 および 表: DDR4 SDRAM フライバイ配線のアドレス、コマンド、制御信号のインピーダンス、長さ、間隔に関するガイドライン に定義した標準のフライバイ トポロジと同様に配線する必要があります。
表: DDR4 SDRAM クラムシェル配線のアドレス/コマンド/制御信号のインピーダンス、長さ、幅、間隔に関する ガイドライン に、DDR4 SDRAM クラムシェル配線のアドレス、コマンド、制御信号のインピーダンス、長さ、間隔に関するガイドラインを示します。L2 セグメントに追加される長さに注意してください。
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パラメーター |
L0 FPGA
|
L1 |
L2 |
L3 |
L4 |
L5 |
L6 V TT スタブ |
単位 |
|---|---|---|---|---|---|---|---|---|
|
層 (推奨) |
上位内部層 |
上位内部層 |
下位内部層 |
上位内部層 |
最上位 |
最下位 |
最下位 |
|
|
インピーダンス Z 0 |
50 |
50 |
50 |
50 |
50 |
50 |
39 |
Ω |
|
長さ |
0.0 ～ 1.5 (1) |
0.0 ～ 4.0 |
L3+0.2 |
0.45 ～ 0.85 |
ミラーリングされている場合、L4 = L5。ミラーリングされていない場合、可能な限り短く |
≤ 0.95 |
inch |
|
|
幅 |
4.0 |
4.0 |
4.0 |
4.0 |
4.0 |
4.0 |
6.0 |
mil |
|
グループ内の間隔 |
4.0 |
8.0 (1) |
8.0 |
8.0 |
8.0 |
8.0 |
8.0 |
mil |
|
クロックとの間隔 |
8.0 |
20 |
20 |
20 |
20 |
20 |
20 |
mil |
|
ほかのグループとの間隔 |
8.0 |
30 |
30 |
30 |
30 |
30 |
30 |
mil |
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注記: |
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重要: クロストークの問題が発生しないようにするため、できるだけ多くのグランド ビアを設けます。 「 メモリの一般的な配線ガイドライン 」 の第 20 項を参照してください。