USB 2.0 - UG583

UltraScale アーキテクチャ PCB デザインユーザーガイド (UG583)

Document ID: UG583
Release Date: 2024-12-19
Revision: 1.28 日本語

UltraScale デバイスの電源分配システム
UltraScale アーキテクチャの概要
はじめに
PCB デカップリングキャパシタ
各デバイスの推奨 PCB キャパシタ
ステップ負荷の前提
UltraScale および UltraScale+ デバイスで推奨されるデカップリングキャパシタの数
VCC_PSDDR_PLL 電源
ビデオコーデックユニット (MPSoC EV デバイスのみ)
VCCINT_VCU デカップリングキャパシタ
VCCINT_VCU プレーンの設計と電源供給
トランシーバーの PCB 配線に関するガイドライン
Zynq UltraScale+ MPSoC 向け電源の統合ソリューション
電源の統合ソリューション
常時オン: コスト重視の最適化 (-1 および -2 デバイス)
常時オン: 電力/効率重視の最適化 (-1L および -2L デバイス)
常時オン: PL 性能重視の最適化 (-3 デバイス)
電力全体の柔軟な管理 (すべてのデバイス/スピードグレード)
Kintex UltraScale+、Virtex UltraScale+、および Zynq UltraScale+ デバイスのメモリインターフェイスの PCB ガイドライン
概要
基準スタックアップ
メモリの一般的な配線ガイドライン
異なるスタックアップの調整
誘電材料
トレース幅
層の高さ
ベース銅重量
インピーダンスの目標値を満たすデザインパラメーターの調整例
DDR4 SDRAM (PL および PS) の PCB ガイドライン
概要
DDR4 SDRAM インターフェイス信号の説明
フライバイトポロジとクラムシェルトポロジ
アドレスミラーリングを利用したクラムシェル配線の簡素化
DDR4 SDRAM の ECC 接続規則
厚手 PCB (プリント回路基板) の配線規則の変更
DDR4 SDRAM のトポロジおよび配線ガイドライン
DDR4 SDRAM アドレス、コマンド、制御信号のフライバイトポロジとクラムシェルトポロジ
reset_n
alert_n
DDR4 SDRAM クロックのフライバイ終端とクラムシェル終端
フライバイおよびクラムシェル構成における DDR4 SDRAM データ信号のポイントツーポイント配線
DDR4 SDRAM の配線制約
DDR3/3L SDRAM (PL および PS) の PCB ガイドライン
概要
DDR3 SDRAM インターフェイス信号の説明
DDR3 SDRAM のトポロジおよび配線ガイドライン
DDR3 SDRAM アドレス、コマンド、制御信号のフライバイ終端
reset_n
DDR3 SDRAM クロックのフライバイ終端
DDR3 SDRAM データ信号のポイントツーポイント配線
DDR3 SDRAM の配線制約
DDR3/DDR4 UDIMM/RDIMM/SODIMM/LRDIMM 配線ガイドライン (PL および PS)
DDR3/DDR4 DIMM のクロック信号のポイントツーポイント配線
DDR3/DDR4 DIMM の制御、コマンド、およびアドレス信号の配線
reset_n
DDR3/DDR4 DIMM のデータ信号 (DQ、DQS) の配線
DDR3 UDIMM/RDIMM/SODIMM/LRDIMM の配線制約
DDR4 UDIMM/RDIMM/SODIMM/LRDIMM の配線制約
ECC なしの LPDDR4 メモリ (PS) の PCB ガイドライン
概要
ECC なしの LPDDR4 x32 メモリインターフェイスの信号と接続
ECC なしの x32 デュアルチャネル LPDDR4 SDP の信号と接続
ECC なしの x32 デュアルチャネル LPDDR4 DDP の信号と接続
LPDDR4 のアドレスコピー
ECC なしの LPDDR4 インターフェイスのトポロジおよび配線ガイドライン
ECC なしの LPDDR4 インターフェイスのアドレス/コマンド信号および制御信号の配線
ECC なしの LPDDR4 インターフェイスのチップセレクト信号の配線
ECC なしの LPDDR4 のクロックイネーブル信号の配線
ECC なしの LPDDR4 の CK および DQS 信号の差動ポイントツーポイント配線
ECC なしの LPDDR4 のデータ (DQ および DM) 信号のポイントツーポイント配線
ECC なしの LPDDR4 の長さとスキューの制約
ECC 付き LPDDR4 メモリ (PS) の PCB ガイドライン
概要
ECC 付き LPDDR4 x32 メモリインターフェイスの信号と接続
LPDDR4 のアドレスコピー
ECC 付き LPDDR4 のトポロジおよび配線ガイドライン
ECC 付き LPDDR4 のアドレス/コマンド信号および制御信号の配線 (CA_A)
ECC 付き LPDDR4 のアドレス/コマンド信号および制御信号の配線 (CA_B)
ECC 付き LPDDR4 のチップセレクト信号の配線
ECC 付き LPDDR4 のクロックイネーブル信号の配線
ECC 付き LPDDR4 の CK0 の差動ポイントツーポイント配線
ECC 付き LPDDR4 の CK1 の差動フライバイ配線
ECC 付き LPDDR4 のデータ (DQ) のポイントツーポイント配線
ECC 付き LPDDR4 の DQS の差動ポイントツーポイント配線
ECC 付き LPDDR4 の長さとスキューの制約
高密度配線接続 (HDI) ボードにおける LPDDR4 メモリの PCB 配線ガイドライン
LPDDR3 SDRAM (PL および PS) の PCB ガイドライン
概要
LPDDR3 SDRAM インターフェイス信号の説明
LPDDR3 のアドレスコピー
VREFCA および VREFDQ
x32 および x64 LPDDR3 SDRAM のデザイン例
LPDDR3 SDRAM のトポロジおよび配線ガイドライン
LPDDR3 SDRAM のクロックのポイントツーポイント終端
LPDDR3 SDRAM のアドレス、コマンド、制御信号のポイントツーポイント終端
2 つの SDRAM を使用する x64 システムにおける LPDDR3 SDRAM の制御信号のフライバイ終端
LPDDR3 SDRAM データ信号のポイントツーポイント配線
LPDDR3 SDRAM の配線制約
RLDRAM 3 メモリの PCB ガイドライン
概要
RLDRAM 3 メモリインターフェイス信号の説明
クラムシェルおよびフライバイ構成における RLDRAM 3 メモリのトポロジおよび配線ガイドライン
幅を拡張した RLDRAM 3 メモリのクラムシェル構成
幅を拡張した RLDRAM 3 メモリのフライバイ構成
RLDRAM 3 メモリのアドレスおよびコマンド信号のクラムシェル配線と終端
RLDRAM 3 メモリのアドレスおよびコマンド信号のフライバイ配線と終端
RLDRAM 3 メモリの CK_P/N のクラムシェル配線
RLDRAM 3 メモリの CK_P/N のフライバイ配線
RLDRAM 3 メモリの DK_P/N および QK_P/N の差動ポイントツーポイント配線
RLDRAM 3 メモリのデータ信号のポイントツーポイント配線
RLDRAM 3 メモリの配線制約
QDR II+ SRAM の PCB ガイドライン
概要
QDR II+ SRAM インターフェイス信号の説明
デュアル QDR II+ SRAM デバイスのデザイン例
フライバイ構成における QDR II+ SRAM のトポロジおよび配線ガイドライン
QDR II+ SRAM のアドレスおよびコマンド信号のフライバイ配線と終端
QDR II+ SRAM のその他の配線ガイドライン
T 分岐構成における QDR II+ SRAM のトポロジおよび配線ガイドライン
QDR II+ SRAM のクロック (K、K_B、および BWS) の T 分岐配線および終端
QDR II+ SRAM のクロックおよびデータ信号 (d/k/k_b) のポイントツーポイント配線
QDR II+ SRAM のクロックおよびデータ信号 (q/cq/cq_b) のポイントツーポイント配線
QDR II+ SRAM の配線制約
QDR-IV SRAM の PCB ガイドライン
概要
QDR-IV SRAM インターフェイス信号の説明
デュアル QDR-IV SRAM デバイスのデザイン例
QDR-IV のトポロジおよび配線ガイドライン
QDR-IV SRAM の DQ/アドレス/コマンド信号の配線
QDR-IV SRAM の CK/DK/QK 信号の配線および終端
QDR-IV SRAM の配線制約
Spartan UltraScale+ デバイスのメモリインターフェイスの PCB ガイドライン
概要
すべてのメモリインターフェイスに必要な配線のガイドライン
基準材料の仕様
異なるスタックアップの調整
DDR4 SDRAM の PCB ガイドライン
概要
DDR4 SDRAM インターフェイス信号の説明
フライバイトポロジとクラムシェルトポロジ
アドレスミラーリングを使用したクラムシェル配線の簡素化
DDR4 SDRAM の ECC 接続規則
厚手 PCB (プリント回路基板) の配線規則の変更
DDR4 SDRAM のトポロジおよび配線ガイドライン
DDR4 SDRAM アドレス、コマンド、制御信号のフライバイトポロジとクラムシェルトポロジ
reset_n
alert_n
DDR4 SDRAM クロックのフライバイ終端とクラムシェル終端
フライバイおよびクラムシェル構成における DDR4 SDRAM データ信号のポイントツーポイント配線
DDR4 SDRAM の配線制約
LPDDR5 インターフェイスの PCB 配線ガイドライン
LPDDR5 インターフェイスの信号と接続
LPDDR5 信号の物理的な設計規則
LPDDR5 信号のタイミング制約規則
LPDDR4x インターフェイスの PCB 配線ガイドライン
LPDDR4x インターフェイスの信号と接続
LPDDR4x 信号の物理的な設計規則
LPDDR4x 信号のタイミング制約規則
Zynq UltraScale+ RFSoC の PCB ガイドライン
RFSoC デジタル電源レールに関する PDN ガイドライン
プログラマブルロジックの電圧レールへの電源供給
VCCINT、VCCINT_IO、および VCCBRAM を一緒に接続 (-1E、-1I、-2I、-2E)
VCCINT と VCCBRAM/VCCINT_IO の分離 (-1LI、-2LI、-2LE)
VCCSDFEC
VCCSDFEC と移行
PCB デカップリングの推奨事項
プロセッシングシステムの電圧レールへの電源供給
PS-GTR および GTY トランシーバーへの電源供給
ADC/DAC の PCB ガイドライン
Zynq UltraScale+ RFSoC デバイスの構成と PCB デザインの概要
アナロググランドとデジタルグランドの接続
適切なバランの選択
推奨されるクロックオプション
RF PLL の配置と配線
アナログおよびクロックペアの配線
トレース配線インピーダンスの推奨事項
AC/DC カップリングのガイドライン
分離に関する推奨事項
P と N のスキュー仕様
挿入損失に関する推奨事項
反射損失に関する推奨事項
π 型回路による反射損失の改善 (Gen 1 デバイス: XCZU25DR/XCZU27DR/XCZU28DR/XCZU29DR)
SYSREF
キャリブレーション抵抗
サンプルスタックアップ
PCB スタックアップ
第 1 層 (最上位層): DAC/ADC の BGA 領域
第 2 層: DAC/ADC の BGA 領域
第 3 層: DAC/ADC の BGA 領域
第 4 層: DAC/ADC の BGA 領域
第 5 層: DAC/ADC の BGA 領域
第 6 層のクロック配線
トレース配線に並行するガードトレース
ネックダウントレース
第 2 層の AC カップリングキャパシタの入力と出力の配線
第 4 層の AC カップリングキャパシタの入力と出力の配線
第 2 層の AC キャパシタとバランの配線
第 4 層の AC キャパシタとバランの配線
未使用の ADC/DAC ピン
ADC/DAC 電源のレギュレーションとデカップリング
推奨リニアレギュレータ
ADC/DAC 電源電圧の仕様
ADC/DAC 電源レールのインピーダンス目標値
ADC/DAC 電源レールのデカップリングキャパシタの仕様
電圧センス
未使用の ADC/DAC 電源ピン
スイッチングレギュレータによる RFSoC への電源供給
時分割複信の電源分配ネットワークデザイン
Zynq UltraScale+ MPSoC の PS インターフェイスの PCB ガイドライン
ブートモード
CAN
DisplayPort
eMMC
標準および高速 SDR インターフェイス
HS200 (200 MHz) および高速 DDR インターフェイス
イーサネット MAC RGMII
イーサネット MAC SGMII
I2C
JTAG
NAND メモリコントローラー
SDR モード
DDR モード (100 MHz)
PCIe
PS_INIT_B、PS_PROG_B、PS_DONE
PS 基準クロック
PS リセット (外部システムリセットおよび POR リセット)
QSPI
リアルタイムクロック
SATA
SD/SDIO
SPI
トレースポートインターフェイスユニット
トリプルタイムカウンター
UART
USB 2.0
ULPI インターフェイス (60 MHz)
USB 3.0
ウォッチドッグタイマー
PS-GTR トランシーバーインターフェイス
ピンの説明およびデザインのガイドライン
基準クロック
基準クロックのインターフェイス
AC カップリングされた基準クロック
未使用基準クロック
基準クロックの電源
電源ノイズ
PCB デザインのチェックリスト
MIPI D-PHY の PCB 配線ガイドライン
UltraScale デバイスおよびパッケージ間の移行
UltraScale デバイスの移行チェックリスト
1.パッケージ間のフットプリントの互換性
例
2.パッケージサイズ
例
3.I/O バンクおよびトランシーバークワッドの番号
例: バンク番号の変更に備える
4.HP/HR の移行
5.GTH/GTY トランシーバーの移行
例
MGTRREF と MGTAVTTRCAL
6.SLR の移行
例
7.モノリシックからスタックドシリコンデバイスへの移行
例: モノリシック XCKU060 から A1517 パッケージの SSI XCKU115 への移行
8.メモリインターフェイスの移行
例
9.DCI カスケード接続および内部 VREF 機能
例
10.システムモニター
例
11.デカップリングキャパシタ
例
12.PCI Express の移行
13.統合されている 100G Ethernet の移行
14.Interlaken の移行
15.電源と熱に関する注意事項
16.パッケージ間におけるピンのフライトタイム
例
UltraScale FPGA と UltraScale+ FPGA の間の移行
UltraScale+ FPGA の移行チェックリスト
1.UltraScale FPGA から UltraScale+ FPGA へのパッケージの移行
2.UltraScale FPGA と UltraScale+ FPGA の間の電圧の違い
3.電源電圧レベルと VCCINT_IO 接続
4.UltraScale FPGA から UltraScale+ FPGA への I/O の変更
5.UltraScale FPGA から UltraScale+ FPGA へのトランシーバーの変更
6.コンフィギュレーション
7.メモリインターフェイスの PCB 配線
8.SMBAlert
9.ブロック RAM
10.ESD 要件
11.PCI Express
12.移行例
例 1: C2104 パッケージの VU125 から VU7P
例 2: A2577 パッケージの VU190 から VU13P
13.移行シナリオ
Zynq UltraScale+ MPSoC およびパッケージ間の移行
Zynq UltraScale+ MPSoC の移行チェックリスト
1.パッケージ間のフットプリントの互換性
例 1
例 2
例 3
2.I/O バンクおよびトランシーバークワッドの番号
例: バンク番号および配置位置の変更に備える
3.スピードグレードおよび温度グレード間の電源の違い
4.-3 スピードグレードの移行
5.VCU の移行
例: EV デバイスから CG/EG デバイスへの VCU の移行を実現する回路図/PCB オプション
6.GPU の移行
7.デカップリングキャパシタ
8.PCI Express の移行
9.統合されている 100G Ethernet の移行
10.Interlaken の移行
11.電源と熱に関する注意事項
12.パッケージ間におけるピンのフライトタイム
例 1: I/O プランニング中にピンのフライトタイムを確認する
例 2: 合成後にピンのフライトタイムを確認する
DDR4 メモリデザインに [Enable Migration] 機能を使用する (Vivado ツール 2016.3)
Virtex UltraScale+ VU13P デバイスから VU27P/VU29P デバイスへの移行
電源の違い
新しい VCCINT_GT レール
VRM のサイズとデカップリングキャパシタの数
VRM のサイズ
デカップリングキャパシタの数
パッケージ高さと熱設計の違い
パッケージ高さ
熱設計
パッケージフライトタイムの違い
ボンディングされている/ボンディングされていないバンク/クワッドのボンディングの違い
CMAC/PCIe の位置の違い
GTY/GTM チャネルおよびクロックマップの違い
100G イーサネットのレイアウトに関するガイドライン
SelectIO のシグナリング
インターフェイスの種類
シングルエンドインターフェイスと差動インターフェイス
SDR インターフェイスと DDR インターフェイス
シングルエンド信号
モードと属性
入力しきい値
トポグラフィと終端
単方向のトポグラフィと終端
単方向ポイントツーポイントトポグラフィ
単方向マルチドロップトポグラフィ
双方向のトポグラフィと終端
双方向マルチポイントトポグラフィ
PCB 技術の基礎知識
はじめに
PCB の構造
トレース
プレーン
ビア
パッドとアンチパッド
ランド
寸法
PDS の基本的な考え方
ノイズの上限
インダクタンスの役割
キャパシタの寄生インダクタンス
PCB 電流パスのインダクタンス
キャパシタの実装によるインダクタンス
プレーンのインダクタンス
FPGA の実装によるインダクタンス
PCB スタックアップと基板層の順序
キャパシタの有効周波数帯域
キャパシタの反共振
キャパシタの配置に関する基礎
VREF 安定化キャパシタ
電源の共通化
未接続の VCCO ピン
伝送ライン
リターン電流
PCB 材料とトレース
目的の帯域幅
誘電損失
比誘電率
誘電正接
表皮効果と抵抗損失
基板材料の選択
トレース
トレースの形状
高速トランシーバーにおけるトレースの特性インピーダンスデザイン
トレース配線
プレーン分割
リターン電流
損失性伝送ラインのシミュレーション
ケーブル
コネクタ
導体間のスキュー
シミュレーション方法
PDS の計測
ノイズ量の計測
ノイズスペクトラムの計測
デカップリングネットワークの最適化
トラブルシューティング
例 1: PCB 上のほかのデバイスからのノイズ
例 2: プレーン、ビア、接続トレースの寄生インダクタンス
例 3: PCB の I/O 信号の駆動能力が必要以上に大きい
例 4: I/O 信号のリターン電流のパスが最適でない
高速信号トランジションを考慮したデザイン
過剰容量とインダクタンス
TDR (時間領域反射測定) 法
BGA パッケージ
SMT パッド
差動ビア
P/N クロスオーバービア
SMA コネクタ
バックプレーンコネクタ
マイクロストリップ/ストリップラインの曲げ角度
コマーシャルグレード (XC) デバイスのデカップリング
Kintex UltraScale および Virtex UltraScale コマーシャルグレード (XC) デバイスで推奨されるデカップリングキャパシタの数
Artix UltraScale+、Kintex UltraScale+、Spartan UltraScale+、Virtex UltraScale+ XC デバイスで推奨されるデカップリングキャパシタの数
Zynq UltraScale+ XC デバイスのデカップリングキャパシタの推奨数
XC デバイスのキャパシタの仕様
オートモーティブグレード (XA) デバイスのデカップリング
UltraScale+ オートモーティブ (XA) デバイスで推奨されるデカップリングキャパシタの数
防衛グレード (XQ) デバイスのデカップリング
Kintex UltraScale 防衛グレード (XQ) デバイスで推奨されるデカップリングキャパシタの数
Kintex UltraScale+ および Virtex UltraScale+ XQ デバイスで推奨されるデカップリングキャパシタの数
Zynq UltraScale+ MPSoC および RFSoC XQ デバイスで推奨されるデカップリングキャパシタの数
XQ デバイスのキャパシタの仕様
UltraScale+ デバイスの VCCINT での最大電流量
メモリのディレーティング表
材料特性と挿入損失
その他のリソースおよび法的通知
その他の資料
サポートリソース
参考資料
改訂履歴
お読みください: 重要な法的通知

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