• セットアップ タイムおよびホールド タイムを満たしやすくするために、クロック、データ、および SS のラインを同じ長さにすることを推奨しています。
• CLK を基準とする I/O[3:0] および SS ラインの PCB およびパッケージ遅延スキューは、±50ps 以内にします。
• クロック ラインとデータ ラインが同じ場合は、セットアップ タイムやホールド タイムによる好ましくない影響に十分対応できます。
• クロック ライン上の近端 ( Zynq UltraScale+ MPSoC の近く) および遠端でシグナル インテグリティ解析を実行することを強く推奨します。
• 最適な性能を実現するため、トレース遅延は 500ps 未満にします。
• 4.7 k Ω のプルアップ抵抗は、HOLD、WP、および CS ラインに配置します。
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FQSPICLK1 または FQSPICLK2 の動作周波数を高く (>40 MHz ) するため、MIO[6] は未接続のままにします。
こうすることで、ループバック機能が正しく動作します。