LOCKED

UltraScale アーキテクチャ クロック ユーザー ガイド (UG572)

Document ID
UG572
Release Date
2023-02-01
Revision
1.10.2 日本語

PLL からのこの出力を使用して、基準クロックと内部フィードバックの周波数が一致したことを示します。周波数は、あらかじめ定義されたウィンドウと誤差 (PPM) の範囲内で一致します。電源投入後、PLL は自動的にロックし、追加のリセットは不要です。入力クロックが停止した場合や、周波数が変化した場合は、PFD クロックの 1 サイクル以内に LOCKED がディアサートされます。LOCKED がディアサートされた場合、PLL をリセットする必要があります。LOCKED のアサート前はクロック出力は使用できません。