USR_ACCESSE2

UltraScale アーキテクチャ コンフィギュレーション ユーザー ガイド (UG570)

Document ID
UG570
Release Date
2023-11-17
Revision
1.18 日本語

USR_ACCESSE2 を使用すると、コンフィギュレーション ロジック内の 32 ビット AXSS レジスタにアクセスできます。これにより、ビットストリームで設定可能なスタティック データに FPGA ロジックからアクセスできるようになります。UltraScale アーキテクチャ FPGA のこのプリミティブの機能は、7 シリーズのものと同じです。

AXSS レジスタを使用すると、1 つの 32 ビット定数値を FPGA ロジックに与えることができます。このレジスタの内容はビットストリーム生成時に定義できます。このため、分散 RAM に定数を格納した場合のようにデザインをコンパイルし直す必要がありません。この定数は、デザインのバージョン追跡など、必要に応じて自由に使用できます。USR_ACCESSE2 は、write_bitstream の BITSTREAM.Config.UserID オプションで定義された 32 ビットの値を読み出す JTAG USERCODE 命令の代わりに使用できます。USR_ACCESSE2 には FPGA ロジックから直接アクセスでき、自動生成されたタイムスタンプも格納できるという利点があります。

AXSS レジスタの内容は、write_bitstream の BITSTREAM.Config.USR_ACCESS オプションで定義でき、NONE (デフォルト。すべて 0)、8 桁の任意の 16 進数、または TIMESTAMP のいずれかを指定します。

TIMESTAMP を指定すると、その時点のタイムスタンプが次のフォーマットで AXSS レジスタに挿入されます。

ddddd_MMMM_yyyyyy_hhhhh_mmmmmm_ssssss

(bit 31) ……………………………………………………… (bit 0)

説明:

ddddd  = 5 bits to represent days 1-31 in a month

MMMM   = 4 bits to represent months 1-12 in a year

yyyyyy = 6 bits to represent years 0-63 (2000 to 2063)

hhhhh  = 5 bits to represent hours 0-23 in a day

mmmmmm = 6 bits to represent minutes 0-59 in an hour

ssssss = 6 bits to represent seconds 0-59 in a minute

USR_ACCESSE2 の詳細は、『Vivado Design Suite を使用した USER_ACCESS によるビットストリーム識別』 (XAPP1232) [参照 18] を参照してください。