MASTER_JTAG

UltraScale アーキテクチャ コンフィギュレーション ユーザー ガイド (UG570)

Document ID
UG570
Release Date
2023-11-17
Revision
1.18 日本語

MASTER_JTAG を使用すると、外部ピンよりも優先的に FPGA ロジックから JTAG ポートを制御できます。これは、UltraScale アーキテクチャ FPGA で導入された新しい機能です。MASTER_JTAG をインスタンシエートすると、コンフィギュレーション スタートアップの最後 (EOS) で外部 JTAG ポートが無効になります。したがって、JTAG ポートに内部からアクセスする必要のあるデザイン以外では、MASTER_JTAG をインスタンシエートしないでください。この機能は、標準の eFUSE プログラム方法を使用できない高度なセキュア アプリケーションで eFUSE をプログラムするためのものです。このコンポーネントを使用すると、動作中または外部 JTAG アクセスが禁止されている場合の AES キー (BBRAM または eFUSE) やユーザー eFUSE のプログラムが可能です。MASTER_JTAG をインスタンシエートすると外部 JTAG ポートが無効になるため、Vivado デバイス プログラマや Vivado ロジック解析が使用できなくなります。3D IC では、MASTER_JTAG は自身がインスタンシエートされている SLR にしかアクセスできず、命令レジスタの長さは 6 ビットとなります。