CCLK

UltraScale アーキテクチャ コンフィギュレーション ユーザー ガイド (UG570)

Document ID
UG570
Release Date
2023-11-17
Revision
1.18 日本語

SelectMAP データ バスのすべての動作は、CCLK に同期しています。RDWR_B が書き込み制御に設定されている場合 (RDWR_B = 0 、コンフィギュレーション)、FPGA は SelectMAP データ ピンを CCLK の立ち上がりエッジでサンプリングします。RDWR_B が読み出し制御に設定されている場合 (RDWR_B = 1 、リードバック)、FPGA は SelectMAP データ ピンを CCLK の立ち上がりエッジで更新します。

スレーブ SelectMAP モードでは、CCLK を停止することによってコンフィギュレーションを中断できます ( SelectMAP データの不連続読み込み 参照)。