get_sample_settings(...) - get_sample_settings(...) - 2026.1 日本語 - UG1781

Power Design Manager Python スクリプト ガイド (UG1781)

Document_ID
UG1781
Release_Date
2026-06-23
Version
2026.1 日本語

説明

有効な値を含むクロック設定テンプレートディクショナリを取得します。または、フラグが有効な場合、設定階層の完全な構造を取得し、すべての値を 0 または空文字列に設定します。

構文

get_sample_settings(template=False)

戻り値

クロック設定のディクショナリ。

パラメーター

名前 説明
[template] 値を 0 または空文字列に設定した完全な設定ディクショナリを返すように有効にします。

デフォルト: False

# Get a ready-to-use sample clock settings dictionary
proj = open_project('my_design.pdm')
clock_handler = proj.get_clock_handler()
settings = clock_handler.get_sample_settings()
# settings == {'freq': 100.0, 'io_type': 'HD', 'io_standard': 'LVCMOS 1.8V',
#              'is_gated': False, 'min_scaled_freq': 0.0}
# Get an empty settings template to see the full structure
template = clock_handler.get_sample_settings(template=True)