MicroBlaze V プロセッサエンベデッドデザインユーザーガイド (UG1711) - 2024.1 日本語

Document ID: UG1711
Release Date: 2024-08-01
Version: 2024.1 日本語

概要
この資料に関連する設計プロセス
デバイスツールフローの概要
エンベデッドプロセッサデザイン作成の一般的な手順
エンベデッド IP カタログ
手動接続
I/O ポートの手動作成と接続
IP インテグレーターでのプラットフォームボードフロー
[Address Editor] ウィンドウでのメモリマップ
デザインルールチェックの実行
ブロックデザインの最上位デザインへの統合
出力ファイルの生成
HDL ラッパーの作成
Vitis ソフトウェアプラットフォームの使用
ハードウェア記述のエクスポート
エンベデッドデザインでの MicroBlaze V プロセッサの使用
MicroBlaze V プロセッサデザインの作成
MicroBlaze V プロセッサを使用したデザイン
クラシック MicroBlaze デザインからの変換
MicroBlaze V Configuration ウィザードの使用
MicroBlaze V Configuration ウィザード: [Welcome] ページ
[General Settings] ページ
MicroBlaze V Configuration ウィザード: [General] ページ
[Instructions]
[Optimization]
[Fault Tolerance]
MicroBlaze V Configuration ウィザード: [Cache] ページ
MicroBlaze V Configuration ウィザード: [Debug] ページ
デバッグオプション
MicroBlaze Debug Module Interface
[Performance Monitoring]
MicroBlaze V Configuration ウィザード: [Buses] ページ
[Local Memory Bus Interfaces]
[AXI and ACE Interfaces]
[Stream Interfaces]
[Other Interfaces]
MicroBlaze V Configuration ウィザード: [Advanced] モード
MicroBlaze V Configuration ウィザード: [Advanced] モードの [Exception] タブ
[Bus Exceptions]
[Other Exceptions]
MicroBlaze Configuration ウィザード: [Advanced] モードの [Interrupt] および [Reset] タブ
[Interrupt]
[Vectors]
接続
ブロックオートメーション
コネクションオートメーション
デザインの完成
MicroBlaze V プロセッサの制約
合成、インプリメンテーション、ビットストリーム生成の実行
Vitis 統合設計環境へのハードウェアのエクスポート
複数の MicroBlaze プロセッサを含むデザイン
MicroBlaze V IP コアのインスタンシエート
[Run Connection Automation]
AXI インターコネクトの再カスタマイズ
不必要なスレーブのマップおよび除外
メモリ IP コアを含むデザイン
メモリ IP の追加
ブロックオートメーションを使用した接続
Clocking Wizard の追加
AXI マスターの追加
メモリマップの作成
デザインルールチェックの実行
デザインのインプリメンテーション
IP インテグレーターのリセットおよびクロックトポロジ
メモリ IP コアを含まない MicroBlaze V デザイン
メモリ IP コアを含む MicroBlaze V デザイン
メモリ IP と Clocking Wizard を含むデザイン
その他のリソースおよび法的通知
その他の資料
サポートリソース
参考資料
トレーニングリソース
改訂履歴
お読みください: 重要な法的通知

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