Vitis ユーザーガイド: エンベデッドデザイン開発 (UG1701) - 2024.2 日本語

Document ID: UG1701
Release Date: 2024-11-13
Version: 2024.2 日本語

Vitis 入門
この資料に関連する設計プロセス
Vitis ソフトウェアプラットフォームのインストール
Vitis ソフトウェアプラットフォームのインストール
ザイリンクスランタイムおよびプラットフォームのインストール
エンベデッドプラットフォームのインストール
Vitis 環境の設定
Vitis の概要
Vitis の主な概念
Vitis ツールの概要
Vitis Unified IDE
コンパイラ
リンカー
パッケージャー
アナライザー
デバッガー
チュートリアルとサンプル
Vitis フローとビルド環境
ワークフロー
Vitis 統合フロー
Vitis を Vivado にエクスポートするフロー
Vitis ビルドフローの理解
Vitis IDE ワークスペース
コマンドラインの推奨事項
ファイルおよびディレクトリ
Vivado および Vitis のシステムレベルの依存関係とビルドのハンドオフ
デバイスの選択と実行ターゲット
パーツ
カスタムプラットフォーム
プリビルドのベースハードウェアプラットフォーム
高度な設計管理
並行開発および反復開発
デバイス間の移行
ツールのアップグレード
Vitis プラットフォームの作成と使用
固定プラットフォーム vs エクステンシブルプラットフォーム
プリビルドのベースプラットフォーム
カスタムプラットフォームの構築
プラットフォーム作成の基本
プラットフォームのコンポーネントおよびアーキテクチャ
エクステンシブルハードウェアプラットフォーム
フラットなハードウェアデザインプラットフォーム
DFX ベースのハードウェアプラットフォーム
ハードウェアインターフェイスの追加
ハードウェアエミュレーションの有効化
CED デザインを使用した Versal ハードウェアプラットフォーム
XSA の生成
エクステンシブル XSA のエクスポート
固定 XSA
ソフトウェアプラットフォーム
エンベデッドプラットフォーム (xpfm) の作成
エンベデッドプラットフォームの検証
ハードウェアプラットフォームの検証
プラットフォームメタデータのチェック
単純なテストケースでのプラットフォームの使用
XPFM の代わりに XSA を使用したデザイン検証
Vitis カーネルおよびアプリケーションの開発
Vitis でのカーネル入門
AI エンジンカーネルとグラフの開発
HLS カーネル開発
HLS カーネルのインターフェイス要件
クロックおよびリセット要件
データ駆動型カーネル
RTL カーネルの開発
RTL カーネルのインターフェイス要件
XRT 管理のカーネルの制御要件
割り込み
ユーザー管理の RTL カーネルの作成
RTL コードを Vitis XO としてパッケージ
RTL カーネルの推奨事項
AXI4 インターフェイスのメモリパフォーマンスの最適化
QoR (結果の品質) に関する注意事項
デバッグおよび検証での注意事項
ホストアプリケーションの開発
システムのビルドと実行
AIE および PL コンポーネントの統合
システムのリンク
リンク時のプロファイルとデバッグのイネーブル
複数のカーネルインスタンスの作成
カーネルポートのメモリへのマップ
ストリーミング接続の指定
クロック周波数の管理
プラットフォームクロックの識別
AI エンジンでの PL クロック同期
Vitis から Vivado へのエクスポートフローの詳細な例
Vitis エクスポートフローのガイドラインと制限事項
Vivado 合成、インプリメンテーション、およびタイミングクロージャの管理
Vitis 統合フローでの Vivado の使用
--vivado および --advanced オプションの使用
ELF ファイルと MicroBlaze の関連付け
タイミングクロージャのための複数のインプリメンテーションストラテジの実行
--to_step を使用して Vivado をインタラクティブに起動する方法
システムインテグレーション
Vitis フロー用のパッケージ
Vitis を Vivado にエクスポートするフローでのパッケージ
DFX プラットフォームのパッケージ
システムの運用および実行
ボードでのアプリケーションの実行
SD カードのファイルとイメージの処理
Vitis エミュレーションフローを使用したアプリケーション検証
エンベデッドプラットフォームの使用
QEMU
ハードウェアエミュレーションでのシステムの構築
ハードウェアエミュレーションでのシステムのパッケージ
エンベデッドプロセッサプラットフォームでのシステムの実行
AI エンジンのスループットの見積もり
ハードウェアエミュレーションにおけるシミュレータサポート
シミュレータ波形ビューアーの使用
[Waveform] ビューおよびライブ波形ビューアー
波形レポートの生成と表示
[Waveform] ビューのデータの解釈
サードパーティーシミュレータの TLM 波形データの解釈
XSIM 波形の AXI トランザクション表示
ハードウェアエミュレーション中の Vitis HLS 用テストベクターの生成
ハードウェアエミュレーションでのプロファイルおよびデバッグ
I/O トラフィックジェネレーターの使用
デザインへのトラフィックジェネレーターの追加
AI エンジンデザインでのトラフィックジェネレーターの使用
AI エンジングラフでのトラフィックジェネレーターの使用
ストリーミングトラフィック用の AXI4-Stream I/O モデル
Python トラフィックジェネレーターの記述
AI エンジングラフのための Python API
PL カーネルのための Python API
汎用 Python API
C++ でのトラフィックジェネレーターの記述
汎用 C++ API
SV/Verilog を使用した外部 RTL トラフィックジェネレーター
外部 RTL トラフィックジェネレーターとエミュレーションプロセス
外部 RTL トラフィックジェネレーターと AI エンジンのシミュレーション
テストベンチへの AI エンジンラッパーのインスタンシエート
Vivado プロジェクト用の sim_ipc_axis IP の生成
AI エンジンシミュレーションを使用した RTL トラフィックジェネレーターの実行
Python/C++ でのトラフィックジェネレーターの実行
ハードウェアエミュレーションの速度と精度
アプリケーションのプロファイルおよびトレース
アプリケーションのプロファイリング
アプリケーションでのプロファイリングのイネーブル
ホストアプリケーションのカスタムプロファイリング
C++ コードのプロファイリング
C コードのプロファイリング
NoC-DDRMC プロファイリングのイネーブル
AI エンジンのプロファイル
AI エンジンプロファイルのイネーブル
AI エンジンのシミュレーションに基づくプロファイリング
ハードウェアエミュレーションおよびハードウェア実行のプロファイル
HLS 合成レポート
HLS レポートの生成と表示
HLS レポートの解釈
[Guidance] ビュー
ガイダンスレポートの表示
ガイダンスデータの解釈
アプリケーションのトレース
アプリケーションでのトレースのイネーブル
連続トレースの取り込み
AI エンジンのステータス生成
AI エンジンベースのシミュレーションでのトレースのイネーブル
ハードウェアでの AI エンジンイベントのトレース
システムプロジェクトのデバッグ
ハードウェアプロファイルおよびデバッグの設計手法
段階 1: デザインの実行とシステムメトリクス
段階 2: システムのプロファイリング
段階 3: PL カーネルの解析
ハードウェア実行中のデバッグ
ハードウェアデバッグサポートのための FPGA ボードのチェック
ChipScope を使用したデバッグでのカーネルのイネーブル
RTL カーネルへのデバッグ IP の追加
ハードウェアデバッグでの ILA トリガーのイネーブル
GDB を使用したホストアプリケーションの一時停止
ChipScope を使用したデバッグ
XVC およびハードウェアサーバーの実行
ハードウェアデバッグ用の自動設定
ハードウェアデバッグの手動設定
Vivado ハードウェアマネージャーを使用したデザインのデバッグ
ハードウェアデバッグのユーティリティ
Linux dmesg ユーティリティの使用
xbutil ユーティリティの使用
段階 4: AI エンジンのイベントトレースと解析
段階 5: ホストアプリケーションのデバッグ
アプリケーションのハングをデバッグするための手法
AXI Firewall によるハングの回避
AXI 違反によるカーネルのハング
ホストアプリケーションがメモリにアクセス中にハングする
アプリケーションのハングを引き起こす典型的なエラー
防御的プログラミング
エンベデッドプロセッサのハードウェアデバッグ
コマンドラインデバッグの例
その他のリソースおよび法的通知
その他の資料
サポートリソース
参考資料
改訂履歴
お読みください: 重要な法的通知

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