Vitis ユーザーガイド: データセンターアクセラレーション (UG1700) - 2024.2 日本語

Document ID: UG1700
Release Date: 2024-11-13
Version: 2024.2 日本語

Vitis 入門
この資料に関連する設計プロセス
Vitis ソフトウェアプラットフォームのインストール
Vitis ソフトウェアプラットフォームのインストール
ザイリンクスランタイムおよびプラットフォームのインストール
Vitis 環境の設定
Vitis の概要
ソフトウェアプログラマ向けのデータセンターアクセラレーション入門
用語
Alveo アクセラレータカードの使用
サンプルアプリケーション
Vitis アプリケーション開発フロー
カーネル開発のベストプラクティス
ホストプログラミングのベストプラクティス
次の手順
RTL 設計者向けのデータセンターアクセラレーション入門
用語
RTL 設計者向け Vitis 開発フロー
Alveo アクセラレータカードの使用
Vivado と Vitis 開発フローの違い
RTL カーネルの作成とパッケージ
カーネルの構築とインプリメンテーションの管理
XRT API を使用したホストアプリケーションの記述
次の手順
Vitis Unified IDE の概要
機能
コンポーネントおよびシステムプロジェクト
システムプロジェクトのコンフィギュレーションファイル
Vitis ソフトウェアプラットフォームでのデータセンターアプリケーションのアクセラレーション
概要
アクセラレーション: 工場のたとえ
設計手法の概要
推奨事項
デバイスアクセラレーションアプリケーションの設計手法
手順 1: アプリケーションのパフォーマンスベースラインと目標の設定
実行時間の計測
スループットの計測
達成可能な最大スループットの判断
全体的なアクセラレーション目標の設定
手順 2: アクセラレーションする関数の特定
パフォーマンスボトルネックの検出
アクセラレーションの可能性の特定
手順 3: デバイスで必要な並列処理の判断
並列処理を使用しない場合のハードウェアスループットの見積もり
必要な並列処理の量を判断
データパスで並列処理が必要なサンプル数を判断
デバイスにインスタンシエート可能なカーネルの数とインスタンシエートが必要なカーネルの数を判断
手順 4: ソフトウェアアプリケーションで必要な並列処理の判断
デバイスカーネル実行中に CPU がアイドル状態である時間を最小限に抑える
デバイスカーネルを継続的に使用する
デバイスとのデータ転送を最適化
アプリケーションタイムラインの概念化
手順 5: アーキテクチャの詳細設定
カーネル境界を設定
カーネルの配置と接続を決定
C/C++ カーネルの開発手法
高位合成コンパイラの概要
検証での注意点
手順 1: コードをロード/計算/ストアパターンに分割
必要なインターフェイスを使用した最上位関数を作成
ロードおよびストア関数のコードを記述
ポート幅とデータパス幅を揃える
バースト転送を使用
グローバルメモリからのデータ転送数を最小限に抑える
計算関数のコード記述
ロード、計算、およびストア関数の接続
手順 2: 計算ブロックの小型関数への分割
スループット目標を満たすため分割
関数に含めるループネストは 1 つのみにする
データフロー正規化形式を使用して計算関数を接続
手順 3: 最適化を必要とするループの特定
手順 4: ループレイテンシの改善
ループ展開
配列分割
手順 5: ループのスループットの改善
I/O の競合を削減
ループ運搬依存を削減
アドバンス手法
Vitis を使用したデータセンターアクセラレーションのベストプラクティス
チュートリアルとサンプル
Vitis カーネルとアプリケーションの開発
プログラミングモデル
デザイントポロジ
PL カーネルプロパティ
ソフトウェア制御可能なカーネル
デザイン言語
ハードウェアインターフェイス
実行モード
データ駆動型カーネル
カーネルのインターフェイス要件
クロックおよびリセット要件
ソフトウェアアプリケーションの記述
デバイス ID の指定と XCLBIN のロード
XRT 管理のカーネルおよびカーネル引数の設定
複数の演算ユニットの作成
ソフトウェアおよび PL カーネル間のデータ転送
XRT 管理のカーネルの使用
ユーザー管理のカーネルの使用
概要
C++ を使用した PL カーネルの開発
RTL カーネルのパッケージ
RTL カーネルの要件
カーネルのインターフェイス要件
XRT 管理のカーネルの制御要件
割り込み
ユーザー管理の RTL カーネルの作成
RTL カーネルの開発フロー
RTL コードを Vitis XO としてパッケージ
RTL カーネルの推奨事項
AXI4 インターフェイスのメモリパフォーマンスの最適化
QoR (結果の品質) に関する注意事項
デバッグおよび検証での注意事項
システムのビルドと実行
ビルドターゲットの選択
ハードウェアエミュレーションターゲット
ハードウェア実行ターゲット
ソフトウェアアプリケーションのビルド
x86 用のコンパイルおよびリンク
デバイスバイナリのビルド
C/C++ PL カーネルのコンパイル
システムのリンク
リンク時のプロファイルとデバッグのイネーブル
複数のカーネルインスタンスの作成
カーネルポートのメモリへのマップ
Alveo アクセラレータカード用の追加のメモリマップ手法
PLRAM への AXI インターフェイスの割り当て
HBM の設定と使用
ランダムアクセスおよび RAMA IP
Alveo アクセラレータカードのホストメモリへの直接アクセス
ストリーミング接続の指定
Alveo アクセラレータカードでの演算ユニットの SLR への割り当て
複数のメモリバンクにアクセスするカーネルの SLR ガイドライン
クロック周波数の管理
--freqhz を使用したクロック管理
プラットフォームクロックの識別
レポート生成の制御
Vivado 合成、インプリメンテーション、およびタイミングクロージャの管理
Vitis 統合フローでの Vivado の使用
--vivado および --advanced オプションの使用
ELF ファイルと MicroBlaze の関連付け
タイミングクロージャのための複数のインプリメンテーションストラテジの実行
--to_step を使用して Vivado をインタラクティブに起動する方法
ハードウェア上でのシステムの実行
Vitis エミュレーションフローを使用したアプリケーション検証
ハードウェアエミュレーションの実行
ハードウェアエミュレーションの速度と精度
ハードウェアエミュレーションにおけるシミュレータサポート
ハードウェアエミュレーションにおけるシミュレータサポート
シミュレータ波形ビューアーの使用
XSIM 波形の AXI トランザクション表示
ハードウェアエミュレーション中の Vitis HLS 用テストベクターの生成
アプリケーションのプロファイルおよびデバッグ
アプリケーションのプロファイリング
アプリケーションでのプロファイリングのイネーブル
連続トレースの取り込み
ホストアプリケーションのカスタムプロファイリング
C++ コードのプロファイリング
C コードのプロファイリング
オーバーヘッドの少ないプロファイリングのイネーブル
オーバーヘッドなしのプロファイリングのイネーブル
[Guidance] ビュー
ガイダンスレポートの表示
ガイダンスデータの解釈
システム見積もりレポート
システム見積もりリレポートを開く
システム見積もりレポートの解釈
デザインおよびターゲットデバイスのサマリ
カーネルサマリ
タイミング情報
レイテンシ情報
エリア情報
HLS 合成レポート
HLS レポートの生成と表示
HLS レポートの解釈
プロファイルサマリレポート
プロファイルサマリレポートの生成と表示
プロファイルサマリの解釈
タイムライントレース
タイムライントレースの生成と表示
タイムライントレースの解釈
詳細なカーネルトレース
バーストデータ転送の使用
全 AXI データ幅の使用
[Waveform] ビューおよびライブ波形ビューアー
波形レポートの生成と表示
[Waveform] ビューのデータの解釈
サードパーティーシミュレータの TLM 波形データの解釈
システムプロジェクトのデバッグ
ハードウェアエミュレーションでのデバッグ
Vitis コンパイラコマンドを使用した波形デバッグのイネーブル
ライブ波形モードの実行
ハードウェアエミュレーションのデバッグ手法
ハードウェア実行中のデバッグ
ChipScope を使用したデバッグでのカーネルのイネーブル
RTL カーネルへのデバッグ IP の追加
ハードウェアデバッグでの ILA トリガーのイネーブル
カーネル開始前に ILA トリガーを追加
GDB を使用したホストアプリケーションの一時停止
ChipScope を使用したデバッグ
ハードウェアデバッグサポートのための FPGA ボードのチェック
XVC およびハードウェアサーバーの実行
ハードウェアデバッグ用の自動設定
ハードウェアデバッグの手動設定
Amazon F1 インスタンスのデバッグサーバーの起動
Vivado ハードウェアマネージャーを使用したデザインのデバッグ
プライベートデバッグネットワーク用の JTAG フォールバック
JTAG フォールバック手順
ハードウェアデバッグのユーティリティ
Linux dmesg ユーティリティの使用
xbutil ユーティリティの使用
アプリケーションのハングをデバッグするための手法
AXI Firewall が作動する
AXI 違反のためカーネルがハングする
ホストアプリケーションがメモリにアクセス中にハングする
アプリケーションのハングを引き起こす典型的なエラー
防御的プログラミング
コマンドラインデバッグの例
その他の情報
既存ツールからの移行
用語の変更
制御ファイルの違い
従来の IDE からのプロジェクトの移行
新規ターゲットプラットフォームへの移行
デザインの移行
FPGA アーキテクチャの理解
ターゲットプラットフォームの理解
リリースの移行
ホストコードの移行
リリースの移行
カーネル配置の変更
新しいハードウェアプラットフォームに移行する際の注意点
カーネルを配置する場所の決定
カーネルの SLR への割り当て
タイミングの解決
カスタム制約
タイミングクロージャに関する注意事項
OpenCL プログラミング
OpenCL ホストアプリケーション
OpenCL インストーラブルクライアントドライバーローダー
OpenCL 環境の設定
プラットフォーム
デバイス
サブデバイス
コンテキスト
コマンドキュー
プログラム
FPGA でのコマンドの実行
カーネルの設定
カーネル引数の設定
デバイスでのバッファーの割り当て
バッファーの作成とデータ転送
XRT のバッファー割り当て
ホストポインターバッファーの使用
ページアライメントされたホストメモリの割り当て
サブバッファー
デバイスバッファーから特定部分を読み込む方法
複数のメモリポートまたは複数のカーネルで共有されるデバイスバッファー
データ移動の最適化
データ転送とカーネル計算のオーバーラップ
バッファーメモリの分割
カーネル実行
カーネルのキュー追加のオーバーヘッドの削減
異なるカーネル使用したタスクの並列処理
空間的なデータ並列処理: 演算ユニット数を増加
時間的なデータ並列処理: ホストからカーネルへのデータフロー
ホストからカーネルのデータフローのイネーブル
対称および非対称の演算ユニット
カーネルハンドルおよび演算ユニット
演算ユニット名を使用して非対称演算ユニットすべてのハンドルを取得
演算ユニットのスケジューリング
複数の順序どおりのコマンドキュー
1 つの順不同コマンドキュー
イベントの同期化
OpenCL カーネルのデバッグ
printf() を使用した OpenCL カーネルのデバッグ
ホストコードでの DDR バンクの割り当て
カーネルコードのためのグローバルメモリの割り当て
複数の AXI インターフェイスの作成
後処理および FPGA のクリーンアップ
ホストアプリケーションのコンパイルおよびリンク
その他のリソースおよび法的通知
その他の資料
サポートリソース
参考資料
改訂履歴
お読みください: 重要な法的通知

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