一部の AMD Zynq™ UltraScale+™ RFSoC には、不安定またはノイズの多い通信チャネルでデータを転送する際のエラー抑制手段として、データのデコード/エンコードに使用できる非常に柔軟な Soft-Decision Forward Error Correction (SD-FEC) ブロックが内蔵されています。SD-FEC ブロックは、5G 無線、バックホール、DOCSIS、および LTE アプリケーションで使用する LDPC (低密度パリティ チェック) デコード/エンコードおよびターボ デコードをサポートします。
次の SD-FEC ページのテーブルに示すように、合計 8 つのコアをエラーに使用できます。
図 1. SD-FEC テーブル
次の入力を使用して消費電力を見積もります。
- [Mode]
- 次の [SD-FEC] コンフィギュレーション モードを選択できます。
- LDPC Encode
- LDPC Decode
- Turbo Decode
- [Standard]
- 特定のアプリケーションに使用する規格を指定します。次のいずれかの規格を選択できます。
- 5G
- DOCSIS
- Wi-Fi
- Custom
- LTE (Turbo デコード用)
- [Throughput Utilization]
- SD-FEC コアのスループット使用率を指定します。これは、コアでサポートされる最大スループットに対するインスタンスのスループットです。
- [Clock]
- SD-FEC コアのクロックを指定します。必要な入力を指定すると、PDM により VCCINT と VCCSDFEC の消費電力見積もりが表示されます。