説明
C/RTL 協調シミュレーション コマンド (cosim_design) の設定を指定します。
構文
config_cosim [OPTIONS]
オプション
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-argv <string> -
<string>はメイン C/C++ 関数に渡されます。ビヘイビアー テストベンチの引数リストを指定します。
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-compiled_library_dir <string> - サードパーティ シミュレータを使用したシミュレーション中のコンパイル済みライブラリのディレクトリを指定します。
<string>は、コンパイル済みライブラリのディレクトリへのパスです。ライブラリは、 『Vivado Design Suite Tcl コマンド リファレンス ガイド』 (UG835) で説明されるように、compile_simlibコマンドを使用して事前にコンパイルしておく必要があります。 -
-coverage - VCS シミュレータを使用したシミュレーションでの範囲を指定します。
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-disable_deadlock_detection - 協調シミュレーションのデッドロック検出機能をディスエーブルにします。
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-disable_dependency_check - 協調シミュレーションを実行する際に、依存性チェックをディスエーブルにします。
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-enable_dataflow_profiling - このオプションは、協調シミュレーション中にチャネル サイズをトラックするデータフロー チャネル プロファイリングをオンにします。
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-enable_fifo_sizing - 協調シミュレーション中にデータフロー プロファイリング用の自動 FIFO チャネル サイズ調整をオンにします。
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-enable_tasks_with_m_axi -
hls::taskと一緒に使用するために、安定したm_axiインターフェイスをイネーブルにします。 -
-hwemu_trace_dir <kernel_name>/<instance_name> - ハードウェア エミュレーション中に生成されたテスト ベクターを協調シミュレーション時に使用する場所を指定します。テスト ベクターは
config_export -cosim_trace_generationコマンドで生成されます。引数で、ハードウェア エミュレーション シミュレーション結果のカーネルおよび Vitis カーネルのインスタンス名を指定し、テスト ベクターを配置します。 -
-random_stall - 協調シミュレーション中の最上位インターフェイスのランダム停止をイネーブルにします。
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-rtl [verilog | vhdl] - C/RTL 協調シミュレーションに使用する RTL 言語を指定します。デフォルトは verilog です。
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-setup - すべてのシミュレーション ファイルをアクティブ ソリューションの sim/<HDL> ディレクトリに作成します。シミュレーションは実行されませんが、後でコマンド シェルから実行できます。
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-stable_axilite_update - 前のトランザクションと比較して安定したレジスタを設定するには
s_axiliteをイネーブルにします。 -
-trace_level [*none* | all | port | port_hier] - C/RTL 協調シミュレーション中の波形トレースのレベルを指定します。
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none: トレース データは保存されません。これがデフォルトです。 -
all: すべてのポートおよび信号波形がトレース ファイルに保存されます。 -
port: 最上位ポートの波形トレースのみが保存されます。 -
port_hier: そのデザイン階層のポートすべてのトレース情報が保存されます。
トレース ファイルは、シミュレーションが実行されると、
-rtlオプションに使用した設定によって、現在のソリューションの sim/Verilog または sim/VHDL フォルダーに保存されます。 -
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-user_stall <string> - 協調シミュレーション中に使用する JSON ストール ファイルを指定します。ストール ファイルは、
cosim_stallコマンドを使用して生成できます。 -
-wave_debug - 波形およびシミュレーション結果を表示するため AMD Vivado™
シミュレータの GUI を開きます。データフローおよび順次処理と同様、生成された RTL ではすべてのプロセスを表示する波形をイネーブルにします。このオプションは、
-tool xsimを設定して協調シミュレーションに Vivado シミュレータを使用する場合にのみサポートされます。詳細は、シミュレーション波形の表示 を参照してください。