Synchronous Storage Resource Utilization - 2024.1 日本語

Vitis ガイダンス メッセージ (UG1315)

Document ID
UG1315
Release Date
2024-05-30
Version
2024.1 日本語

詳細

このデザインには、使用可能な数よりも多くの同期ストレージ エレメントが必要です。すべてのカーネルが必要とするレジスタの総数は、デバイスで使用可能な数よりも多くなります。

説明

CPU には、演算論理ユニットの基本演算の入力値および出力値を保持するレジスタが内蔵されています。アルゴリズムが FPGA のハードウェアにインプリメントされる場合、一連の演算により複数のサイクルが発生すると、中間値を保存する必要があります。その結果、最もシンプルなデザイン以外では、中間値の保存にレジスタが必要となります。

レジスタ (同期ストレージ エレメント) の数が、デバイスで使用可能なな数を超えています。アルゴリズムのインプリメンテーションに必要なレジスタの数を減らしてください。

推奨

アルゴリズムのインプリメンテーションに必要なレジスタの数を減らします。インプリメンテーションのレジスタ数に影響を与える方法は多くあります。

  1. レジスタ数がどこに使われているのか、メモしておきます。この情報は、HLS レポートや、HLS スケジュール ビューアーで依存関係を調べるとわかります。
  2. この情報があれば、全体のリソース使用量を減らすのに、アルゴリズムの再構築、レジスタのメモリへのマップ、データパス幅の縮小のどれが最適かを判断できます。