Kernel to DDR Connection - 2024.1 日本語

Vitis ガイダンス メッセージ (UG1315)

Document ID
UG1315
Release Date
2024-05-30
Version
2024.1 日本語

説明

このルールは、カーネルに接続された DDR メモリが、同一または隣接するスーパー ロジック領域にないことを示します。

説明

デザインの周波数およびリソース要件を満たすには、カーネル演算ユニット (CU) インスタンスおよび DDR メモリ リソースのフロアプランが重要となります。フロアプランでは、CU (カーネル インスタンス) を明示的に SLR に割り当てたり、CU を DDR メモリ リソースにマップしたりします。フロアプランする際には、CU のリソース使用率と DDR メモリの帯域幅の要件を考慮してください。

最大のAMD FPGA は複数のスタックド シリコン ダイで構成されています。各スタックは SLR と呼ばれ、DDR メモリ インターフェイスなど、決まった量のリソースおよびメモリが含まれます。実際のカーネル リソース使用率を使用して CU を複数の SLR に分配すると、特定の SLR での密集を削減できます。

SLR の密集が少ないほど、ツールでデザインを FPGA リソースに適切にマップしやすくなり、パフォーマンス ターゲットを満たすことができます。

回避策

パフォーマンスを改善するため、AMD では、同じ SLR 内または隣接する SLR 内の DDR メモリ インターフェイスに接続されたカーネルの使用をお勧めしています。

たとえば、カーネルが SLR0 にある場合、SLR0 または SLR1 のいずれかの DDR メモリに接続する必要があります。