Kernel Port Data Width - 2024.1 日本語

Vitis ガイダンス メッセージ (UG1315)

Document ID
UG1315
Release Date
2024-05-30
Version
2024.1 日本語

説明

指定されたポートのデータ幅が最適ではありません。

説明

スカラー ベースでない特定のポートが、最適なデータ幅 (512 ビット) を使用していません。カーネル引数は、メモリ マップド AXI ポートでインプリメントされます。

スカラー関数の引数 (値で呼び出し) を除き、関数の引数はすべて FPGA 上のメモリ マップド AXI ポートを介してインプリメントされます。メモリ マップド インターフェイスを最大限に活用するには、512 ビットの AXI ポート幅を使用する必要があります。

推奨

ポートのデータ幅が 512 ビットを大きく下回る場合は、複数の値を 1 回の転送にパッケージすることを検討してください。AXI インターフェイスへの読み書きに別のプロセスを使用すると、受信側で 512 ビットを効率よくパックおよびアンパックできます。実際のアルゴリズムを取り巻くこれらのプロセスに DATAFLOW プラグマを適用すると、効率的なインプリメンテーションになります。